Der letzter paralleler bus in PC ade!

[MarioK]

"A 2 Gb/s Point-to-point Heterogeneous Voltage Capable DRAM Interface"

http://www.heise.de/newsticker/meldung/44738

"Die von Intel vorgeschlagene Topologie hat den Vorteil, dass auch bei großen Speicherkapazitäten hohe Kommunikationsbandbreiten zu erreichen sind. Die Takte für die Punkt-zu-Punkt-Leitungen sind gut zu synchronisieren, während bei der Multidrop-Topologie typischerweise Verzögerungen durch Diskontinuitäten entstehen. Über die gleiche Leitung können bei Intels Ansatz simultan in beide Richtungen Daten fließen, Lesen und Schreiben sind damit gleichzeitig bei voller Bandbreite möglich. Daraus resultieren hohe Gesamtdatenraten für das Subsystem. Mit einer entsprechend hohen Anzahl von Pins plant Intel ein äußerst leistungsfähiges Memory-Interface.

Das I/O-Interface für die simultanen bidirektionalen Signalleitungen wurde von Samsung ausgetüftelt. Die Intel-Labs in Hillsboro bauten damit einen Testbaustein, der pro Pin 2 GBit pro Sekunde überträgt. Mit Samsung und Infineon hat Intel außerdem bereits Testreihen gefahren, um das Prinzip für bestehende DRAM-Verfahren und -Gehäuse zu nutzen."

also mit Intel, Samsung & Infineon könnte das ganze schnell durchgesetzt werden ...

[GloomY]

Ein serielles Speicherinterface? Wozu? Welchen Vorteil erhofft sich Intel mit ihrer Lösung?

Ich denke, der Kommentar aus dem Heise Forum trifft die Sache auf den Punkt:Intels "Neuerung" geht am Problem vorbei: Die Latenzzeiten beim random-Speicherzugriff sind der eigentliche Grund für die ganzen verwursteleten und suboptimalen Speicherarchitekturen. So eine (RAS/CAS) Latency killt jede SPeicherperformance und das müssen dann die Designer wieder durch irrsinnig schnelle und riesige Cache-Fills wettmachen und hoffen, dass die nötigen Daten dabei waren. Wenn RAM wirklich uniformen Random Access (z.B. wie bei SRAM) hätte, könnte man auf sehr viele Umstände verzichten und Cache-Architekturen wären wesentlich effizienter zu realisieren.Bandbreite haben wir genug. Der Athlon profitiert kaum von zweikanaligem Speicherinterface, der P4 etwas mehr, aber auch nicht mehr so viel wie früher. Wo liegt der Flaschenhals? Momentan sicher nicht beim Durchsatz.

Schauen wir uns mal die Latenz an. Random Access ist immer noch die Zugriffsart, bei der mit Abstand am Längsten auf den Speicher gewartet wird und somit am meisten Leistung verschenkt wird. Bei seriellen Zugriffen oder pseudo-seriellen Zugriffen (wenn man z.B. in der Page bleibt, aber nicht immer auf nachfolgende Adressen zugreift) gibt es genügend Mechanismen, um dort die Zugriffszeit hinter anderen bereits laufenden Zugriffen zu verstecken (Early CAS, Bank Interleaving, posted CAS bei DDR-II).
Random Access ist aber immer teuer. Abwarten bis tRAS abgelaufen ist, um die aktuelle Page schliessen zu dürfen. tRP abwarten, bis die Page geschlossen ist. Neue Page öffnen, dazu tRCD abwarten. Und schliesslich noch die CAS Latency abwarten, bis die Daten endlich den Speicher verlassen. Ich will lieber gar nicht ausrechnen, wie viele CPU Takte bis dorthin verstrichen sind :sick:
Und dann der nächste Zugriff: Oh, schon wieder nicht in der Page? Na dann die ganze Prozedur von oben noch mal ganz von Vorne... :|

Dieses Problem haben alle DRAMs mit Adress-Multiplexing. Ob nun SDR SDRAM, DDR SDRAM, RDRAM oder das neue Intel Dingens. Zusätzlich dazu kommt dann noch bei seriellen Interfaces dazu, dass die Chips nicht gleichzeitig senden dürfen, weil sie ja hintereinander geschaltet sind und die gleichen Datenleitungen verwenden. Das erhöht die Latenz noch mal zusätzlich, wobei imho gerade dieser Faktor auch nicht umbedingt unerheblich ist.

Und was wird gemacht? Es wird am Interface ausserhalb des Chips herumdoktriniert. Weit weg davon, wo es eigentlich sinnvoll wäre. Klar, gleichzeitiges Lesen und Schreiben ist ganz nett, aber es wird deutlich weniger geschrieben als gelesen. Sehr viel wird das für die Performance auch nicht bringen, weil die Leselatenzen immer noch schlecht sind.
Ich habe es hier (http://www.forum-3dcenter.net/vbulletin/showthread.php?s=&postid=1552470#post1552470) schon mal erwähnt: DRAM könnte man durchaus schneller machen, indem man mal nicht so pingelig ist und immer nur auf die Kosten guckt. Ohne Adress-Multiplexing wäre DRAM schon ein ganzes Stück schneller beim Random Access. Größere Sense Amps zum gleichzeitiges Öffnen von mehreren Pages würden zusätzlich die Latenzen verringern usw. Es gibt hier viele Möglichkeiten, wie man vorgehen kann. RLDRAM (-II) oder FCRAM haben ja vorgemacht, dass es geht.

[Demirug]

Ich bin mir nicht sicher ob es hier wirklich um ein serielles Speicherinterface geht.

IMHO geht es hier eher darum das die Steuer, Address und Datenleitungen jeweils immer nur mit einem Speicherchip verbunden sind.

So wie ja auch beim AGP der eine Chip direkt mit dem Chipssatz verbunden ist. Im gegensatz zu PCI wo ja viele Chips am gleichen Bus hängen.

[GloomY]

Original geschrieben von Demirug
Ich bin mir nicht sicher ob es hier wirklich um ein serielles Speicherinterface geht.

IMHO geht es hier eher darum das die Steuer, Address und Datenleitungen jeweils immer nur mit einem Speicherchip verbunden sind.

So wie ja auch beim AGP der eine Chip direkt mit dem Chipssatz verbunden ist. Im gegensatz zu PCI wo ja viele Chips am gleichen Bus hängen. Wenn der Chipsatz nur noch mit einem Speicherchip verbunden ist, dann gibt es zwei Möglichkeiten: Entweder das war's und man muss in Zukunft den kompletten Hauptspeicher in einen Chip reinpacken, wodurch natürlich auch so wichtige Dinge wie Aufrüstbarkeit sehr beeinträchtigt werden. Oder man muss ausgehend von diesem einen Chip noch eine Verbindung zu einem oder mehreren weiteren Chips herstellen. Jedoch ist das dann genau der serieller Bus, den ich angesprochen habe.

[Demirug]

Original geschrieben von GloomY
Wenn der Chipsatz nur noch mit einem Speicherchip verbunden ist, dann gibt es zwei Möglichkeiten: Entweder das war's und man muss in Zukunft den kompletten Hauptspeicher in einen Chip reinpacken, wodurch natürlich auch so wichtige Dinge wie Aufrüstbarkeit sehr beeinträchtigt werden. Oder man muss ausgehend von diesem einen Chip noch eine Verbindung zu einem oder mehreren weiteren Chips herstellen. Jedoch ist das dann genau der serieller Bus, den ich angesprochen habe.

Ich denke da eher an sowas das jeder Speicherslot getrennt angesteuert wird. Aber eben nicht zwangsläufig mit einer seriellen Verbindnung. Es kann ja weiterhin eine parallele Verbindung zu jeden Speichermodul vorhanden sein. Also die Weiterführung des Dual-Channels Prinzips. Wenn natürlich "Fiber to Chip" kommt spricht nichts mehr gegen eine seriellen Verbindnung.

[GloomY]

Original geschrieben von Demirug
Ich denke da eher an sowas das jeder Speicherslot getrennt angesteuert wird. Aber eben nicht zwangsläufig mit einer seriellen Verbindnung. Es kann ja weiterhin eine parallele Verbindung zu jeden Speichermodul vorhanden sein. Also die Weiterführung des Dual-Channels Prinzips.Ich versteh' immer noch nicht, wie du das meinst.

Wie stellst du dir dann die getrennte Ansteuerung der Module vor, wenn sie eine parallele Anbindung besitzen? Oder willst du Daten- und Adress/Steuerleitungen trennen, also z.B. die Daten weiterhin parallel übertragen, aber den Rest seriell?

Wie meinst du das mit dem "Dual-Channel-Prinzip"? Du kannst doch jeden Speicherslot nicht seine eigenen Datenleitungen geben. Bei 4 oder mehr Slots auf einem Board sprengt das jegliches Kostenbudget, von den Problemen beim Routing der Leitungen ganz zu schweigen.

Also irgendwo ist da imho ganz der Wurm drin.

[Demirug]

So, ich habe mich jetzt mal schlau gemacht. Es ist keine seriellen Verbindung. Man will dort wirklich jede Datenleistung einzeln zu jeweils einem Datenpin eines Speicherchips führen. Bei 2GBit/s pro Pin und Sekunde braucht man davon aber immer noch eine ganze Menge. Gegenüber 333MHZ DDRII Speicher könnte man die Anzahl der Datenleitungen aber auf ein drittel reduzieren und wäre immer noch bei der gleichen Übertragungsrate.

[MarioK]

irgendwie komme ich damit nicht klar ...

ist intel FB-DIMM == "A 2 Gb/s Point-to-point Heterogeneous Voltage Capable DRAM Interface" ??

http://www.memforum.org/tech/fb_dimm/OSA_S008_FB-DIMM-Arch.pdf

http://www.xbitlabs.com/news/chipsets/display/20040311103200.html

"One of the key technologies in Intel’s roadmap is FB-DIMM. FB-DIMM is a new memory interconnect technology standard for high-end memory connections. FB-DIMM transitions the memory channel to a serial interface and replaces the DIMM register with a memory buffer. FB-DIMM connections are expected to enable systems to scale the number of memory channels available to a server system. Implementations of FB-DIMM enabled DDR-II memory are expected in future Intel’s code-named Lakeport chipsets. At some point FB-DIMM will indisputably find home in high-end MP servers."

[Quantar]

jetzt muss ich mal ne frage loswerden:
wieso geht die entwicklung eigentlich von parallel zu seriell über? an und für sich werden doch bei paralleler übertragung wesentlich (8x?)mehr daten pro takt übertragen... also das versteh ich einfach nicht.

[Bokill]

@Quallala
Eigentlich ist deine Sichtweise vollkommen logisch.

Weswegen soll ausgerechnet eine (oder doch nur wenige Leitungen) mehr Daten Übertragen können, als ein Bündel aus vielen Leitungen?

Ich erkläre es mir so, dass bei einem Parallelelen Konzept die Leitungen Spezialaufgaben haben. Dummerweise müsssen aber alle Daten quasie Synchron über die Leitung kommen. Die Zeitliche Drift ist daher das Hauptproblem.

Daten, Takt, Adressierung, etct. müssen eng verzahnt zusammen identische Timings haben, sonst kommt nur besseres Rauschen heraus.

Bei einem Seriellen Konzept sind diese Timingprobleme entschärft, da die Datenpakete schon in sich die Informationen tragen (Daten, Adressierung, Takt etct. )

Oder schlicht grob gesagt, bei hohen Taktraten ist das Parallele Konzept deutlich Fehleranfälliger...

Wenn ich falsch liege oder groben Unfug erzähle bitte ich um Korrektur. Aber diese Grundgedanken lagen auch dem HTr-Artikel von mir auf P3D zugrunde.

MFG Bokill

[ilPatrino]

...das timing selbst und der elektromagnetische einfluß vieler paralleler leitungen untereinander, nebenbei sind serielle konzepte billiger zu routen.
bei hohen frequenzen kommt das problem der unterschiedlichen laufzeiten und impedanzen (resultiert in phasenverschiebungen zwischen den leitungen) dazu.

[€:typo]

[Quantar]

hmm, also kann man es so sagen:
prinzipiell ist zwar parallele übertragung schneller, diese jedoch in einem mainstream system zu realisieren ist nicht schaffbar. daher verwendet man die günstigere und zuverlässigere serielle variante, um sie dem großteil der konsumenten verfügbar zu machen.(???)

[Andreas Weber]

Serielle Datenverbindungen haben mindestens zwei klare Vorteile:

- Die Taktfrequenz ist beliebig steigerbar.
- Die Anzahl der Leitungen ist gering.

Auf Dual-Channel DDR Boards muss erheblicher Aufwand getrieben werden, damit die Signale synchron im Chipsatz ankommen. Letztlich braucht es dafür Puffer. In seriellen Designs kann man sich solche Geschichten sparen.

Beispielsweise müssen auch innere Leitungen keine "Ehrenrunden" mehr drehen (siehe Rambus-Boards), damit die Signalstrecke gleich groß ist.

Trotz des eigentlich seriellen Designs spricht nichts dagegen, dass trotzdem mehrere Speicher-Kanäle eingesetzt werden. Das hört sich im ersten Moment wie ein Widerspruch an, ist aber keiner auch weil das Ram ja nicht nur aus einem Chip besteht.

Bei PCI-Express werden ja auch (serielle) P2P-Leitungen eingesetzt und dann mehrere Kanäle zur Geschwindigkeitssteigerung genutzt.

Grüße
Andreas

[mrdigital]

Original geschrieben von Andreas Weber
...
- Die Taktfrequenz ist beliebig steigerbar.
- Die Anzahl der Leitungen ist gering.
...

naja beliebig ist doch sehr relativ, mit steigender Taktfrequenz treten neue Probleme auf, diese in den Griff zu bekommen ist auch nicht trivial und billig, HF Technik kostet immer viel Geld und man muss sehr sorgfältig arbeiten