AMD mit strained silicon [Archiv]

Tesseract

2004-04-20, 17:47:34

Original geschrieben von klumy
AMD hat jetzt schon CPU's mit SOI im Angebot.
Diesee bewirkt eine niedrigere temperaturentwicklung und niedrigeren Stromverbrauch. Insofern bringt es schon jetzt was !!

hast du den threadtitle gelesen?

@topic: da sie momentan nicht wirklich unter zugzwang sind würde ich sagen sie können sich sowieso zeit lassen bis es anständig läuft - auf anhieb wird es wohl nicht besonders laufen

Tigerchen

2004-04-20, 18:55:14

@klumy
Wie Tesseract schon bemerkte interessiert das pure SOI mich weniger. Ist ja ein alter Hut. Die Frage ist ob diese Kombination wirklich besser bzw. bedeutend besser wirkt als die beiden Techniken allein.

Haarmann

2004-04-21, 11:04:05

Tigerchen

Was bei NV nicht lief, das lief bei ATI gut. Da diese beiden den gleichen Hersteller nutzen für ihre Wafer, war das auch ne Überraschung. Ich krieg dierbei das Gefühl nicht los, dass schlicht und ergreiffend mehr dazu gehört, als Chips so fertigen zu lassen. Es scheint so nicht publizierte Tips und Kniffe zu geben, die den Erfolg vom Misserfolg unterscheiden. Daher heissts abwarten.

pippo

2004-04-21, 14:16:39

Original geschrieben von Tesseract
hast du den threadtitle gelesen?

@topic: da sie momentan nicht wirklich unter zugzwang sind würde ich sagen sie können sich sowieso zeit lassen bis es anständig läuft - auf anhieb wird es wohl nicht besonders laufen

Sehe ich nicht so. AMD ist aus meiner Sicht sehrwohl in Zugzwang. AMD will sich 2004 ziemlich auf den Notebookmarkt konzentrieren. Man ist zwar an den Banias schon ein gutes Stück rangekommen, direkte Konkurrenz sind sie aber noch nicht. Mit SSDOI hätte AMD da schon einen guten Vorteil um weiter die Spannungs senken, und trotzdem den Takt noch weiter erhöhen zu können.

Ausserdem könnte man so noch klasse im Blade-Markt aufräumen

Tesseract

2004-04-21, 14:31:10

Original geschrieben von pippo
Sehe ich nicht so. AMD ist aus meiner Sicht sehrwohl in Zugzwang.

den willen seinen marktanteil zu vergrößern sehe ich nicht als zugzwang da sonst jede firma immer unter zugzwang wäre

gemeint ist zB die situation die vor dem hammerlaunch da war
intel konnte eine leistung vorweisen an die die XPs nicht annähernd rankamen

für das image und folglich die vorkaufszahlen im unteren preissegment ist das alles andere als gesund

GloomY

2004-04-22, 10:07:57

Original geschrieben von Tigerchen

Laut Planet3DNow wird AMD seine 90nm Prozessoren in Zukunft mit strained silicon und SOI bauen. Da fragt man sich als interessierter Laie ob das wohl besser klappt wirkt als bei Intel's strained silicon Flop namens Prescott?
Was meinen die Gurus?
Imho wirkt sich strained Silicon nicht auf die Verlustleistung aus. Das ist ein reines Feature für die schnellere Taktbarkeit der Transistoren und damit des ganzen Chips. Ich würde mal behaupten, SOI sei wichtiger als getrecktes Silizium, da die Leckströhme ein immer größeres Problem werden, je kleiner man integriert.

Wie sieht es eigentlich momentan mit SOI aus? Ist das jetzt fully-depleted oder immer noch mit angezogender Handbremse (patitially depleted)? ;)

pippo

2004-04-22, 13:52:51

Ich würde jetzt sagen weder noch. Es ist einfach SOI. Glaub da besteht doch ein Unterschied zwischen SOI, PD-SOI und FD-SOI, oder nicht? FD-SOI ist es aber jedenfalls nicht, was AMD derzeit verwendet.

SS ist schon wichtig, weil man damit die Spannung senken, und somit indirekt auch die Schalt- und Leckströme reduzieren kann.

Iwan

2004-04-22, 16:27:38

Die aktuell CPUs von AMD haben noch Half-Depleted SOI (HD-SOI), erst später soll dann Full-Depleted SOI (FD-SOI) folgen. Aber was der unterschied dazwischen is weiß ich nicht. :bäh:

BlackBirdSR

2004-04-22, 17:40:36

Original geschrieben von GloomY
Imho wirkt sich strained Silicon nicht auf die Verlustleistung aus. Das ist ein reines Feature für die schnellere Taktbarkeit der Transistoren und damit des ganzen Chips. Ich würde mal behaupten, SOI sei wichtiger als getrecktes Silizium, da die Leckströhme ein immer größeres Problem werden, je kleiner man integriert.

Wie sieht es eigentlich momentan mit SOI aus? Ist das jetzt fully-depleted oder immer noch mit angezogender Handbremse (patitially depleted)? ;)

Dafür nimmt die Mobilität der Elektronen zunehmend ab.
Ohne SS wirds auch nicht mehr lange gehen.

Was SOI angeht.. ich würde PD-SOI nicht als die Handbremsen Version bezeichnen.
PD-SOI mag vielleicht nicht den gleichen Betrag an Verlustleistungsreduktion etc bringen, ist dafür aber viel einfacher zu handhaben. Der Umstieg von Bulk auf PD-SOI ist weniger kritisch.

IBM nutzt ja FD-SOI, und wie man hört hat man momentan angebliche arge Probleme mit dem Prozess.
AMD wird auch auf FD-SOI umsteigen, aber es war schon richtig, sich nicht gleich in die Vollen zu werfen, und am Ende vielleicht den Prozess und das Design nicht in den Griff zu bekommen.

pippo

2004-04-22, 18:46:44

Ist das aktuelle SSDOI dann eine Vereinigung von SS und FD-SOI ?

GloomY

2004-04-22, 18:59:04

Original geschrieben von BlackBirdSR
Dafür nimmt die Mobilität der Elektronen zunehmend ab.
Ohne SS wirds auch nicht mehr lange gehen.

Was SOI angeht.. ich würde PD-SOI nicht als die Handbremsen Version bezeichnen.
PD-SOI mag vielleicht nicht den gleichen Betrag an Verlustleistungsreduktion etc bringen, ist dafür aber viel einfacher zu handhaben. Der Umstieg von Bulk auf PD-SOI ist weniger kritisch.

IBM nutzt ja FD-SOI, und wie man hört hat man momentan angebliche arge Probleme mit dem Prozess.
AMD wird auch auf FD-SOI umsteigen, aber es war schon richtig, sich nicht gleich in die Vollen zu werfen, und am Ende vielleicht den Prozess und das Design nicht in den Griff zu bekommen. Eine angezogene Handbremse ist beim Fahren gar nicht so schlimm, weil die Gleitreibung relativ gering ist (sonst könnte man ja gar nicht damit fahren). Und so war das eigentlich auch gemeint: Also nicht optimal, aber es geht :)
Original geschrieben von pippo
SS ist schon wichtig, weil man damit die Spannung senken, und somit indirekt auch die Schalt- und Leckströme reduzieren kann. Wie kommt es, dass man die Spannung senken kann? Z.B. bleibt der Widerstand in den Leiterbahnen doch gleich... :???:
Original geschrieben von pippo
Ist das aktuelle SSDOI dann eine Vereinigung von SS und FD-SOI ? Ja, die beiden Technologien schließen sich ja nicht aus sondern können kombiniert werden.

BlackBirdSR

2004-04-22, 19:28:37

Original geschrieben von GloomY
Wie kommt es, dass man die Spannung senken kann? Z.B. bleibt der Widerstand in den Leiterbahnen doch gleich... :???:

Die Versorgungsspannung der Transistoren kann gesenkt werden.
Die Mobilität der Ladungsträger fließt mit in die Gleichungen ein. Und wenn diese Variable verkleinert wird, senkt sich die benötigte Versorgungsspannung für den Transport einer festen Ladungsmenge.
Alternativ kann man die Taktrate erhöhen, ohne die effektive Kanallänge zu verkleinern, oder die Versorgungsspannung anzuheben.
Soweit die Theorie :)
Mit den Leitungen hat das auf Transistorebene eh nichts zu tun.

CrazyIvan

2004-04-22, 22:05:15

Original geschrieben von GloomY

Wie kommt es, dass man die Spannung senken kann? Z.B. bleibt der Widerstand in den Leiterbahnen doch gleich... :???:

AFAIK tut es dies sehrwohl. Durch die Streckung des Silliziuzms werden die Räume im Gitter vergrößert - sprich, die Atome rücken weiter aus einander. Damit stoßen weniger Elektronen an -> der Widerstand wird verringert.

GloomY

2004-04-23, 17:49:24

Original geschrieben von BlackBirdSR
Die Versorgungsspannung der Transistoren kann gesenkt werden.
Die Mobilität der Ladungsträger fließt mit in die Gleichungen ein. Und wenn diese Variable verkleinert wird, senkt sich die benötigte Versorgungsspannung für den Transport einer festen Ladungsmenge.Naja, eigentlich arbeitet CMOS doch nur mit Spannungspegeln. In wie fern ist es da relevant, wie schnell eine bestimmte Ladungsmenge fließt? Das will mir irgendwie nicht so ganz in den Kopf...
Original geschrieben von CrazyIvan
AFAIK tut es dies sehrwohl. Durch die Streckung des Silliziuzms werden die Räume im Gitter vergrößert - sprich, die Atome rücken weiter aus einander. Damit stoßen weniger Elektronen an -> der Widerstand wird verringert. Ja, aber ich sprach vom Widerstand der Leiterbahnen zwischen den Transistoren. Das einzigste, was gestreckt wird, ist ja das Gate des Transistors (bei gleicher Gatelänge weniger Atome). An den Kupferleitungen zwischen den Transistoren ändert sich gar nicht. Also bleibt der Widerstand für diese auch gleich.

CrazyIvan

2004-04-23, 18:29:16

@ GloomY

Da haste natürlich recht, hatte ich ganz übersehen. Bist Du der Meinung, dass die Kupferleitungen effizienztechnisch problematischer sind? Ich denke, mit SS hat man den Hebel schon an der richtigen Stelle angesetzt.

BlackBirdSR

2004-04-24, 01:20:20

Original geschrieben von GloomY
Naja, eigentlich arbeitet CMOS doch nur mit Spannungspegeln. In wie fern ist es da relevant, wie schnell eine bestimmte Ladungsmenge fließt? Das will mir irgendwie nicht so ganz in den Kopf...

Spannungspegel ja, aber die treibende Element sind ja Ladungen. Und die schöne Gleichung für unseren Strom den der Transistor liefert, beinhaltet eben auch die Mobilität der Elektronen im Transistor.
Ich muss den Transistor ja nicht nur mit L/H Pegeln schalten, ich muss damit andere Transistoren treiben, und dazu brauch ich die Ladung.

mrdigital

2004-04-24, 09:27:28

Original geschrieben von BlackBirdSR
Spannungspegel ja, aber die treibende Element sind ja Ladungen. Und die schöne Gleichung für unseren Strom den der Transistor liefert, beinhaltet eben auch die Mobilität der Elektronen im Transistor.
Ich muss den Transistor ja nicht nur mit L/H Pegeln schalten, ich muss damit andere Transistoren treiben, und dazu brauch ich die Ladung.
Das liegt ja daran, dass der Schaltvorgang in einem Transistor von der Feldstärke zwischen Gate und Bulk gesteuert wird, und da jedes Gate eine Kapazität aufweist, muss man eben auch eine bestimmte Ladungsmenge dorthin schaffen, um die notwendige Feldstärke zu erreichen (Q = C * U). Und da das ganze auch noch schnell gehen soll, muss eben ein bestimmter Strom fliessen (Q = I * t). Der Widerstand der Interconnects ist dabei nicht das Hauptproblem, sondern die Mobilität der Ladungsträger im Kanal bestimmt, wie schnell ein Transitor umgeldaen werden kann, d.h. wie schnell er schalten kann (bei gleicher Spannung). D.h. wenn die Mobilität sinkt, mus man entweder die Kanalweite vergrössern (was zu einer grössern Gate Kapaziztät führt --> schlecht, weil man mehr Ladung auf das Gate bringen muss) oder man muss die Versorgungsspannung anheben.

BlackBirdSR

2004-04-24, 09:43:22

Original geschrieben von mrdigital
Das liegt ja daran, dass der Schaltvorgang in einem Transistor von der Feldstärke zwischen Gate und Bulk gesteuert wird, und da jedes Gate eine Kapazität aufweist, muss man eben auch eine bestimmte Ladungsmenge dorthin schaffen, um die notwendige Feldstärke zu erreichen (Q = C * U). Und da das ganze auch noch schnell gehen soll, muss eben ein bestimmter Strom fliessen (Q = I * t). Der Widerstand der Interconnects ist dabei nicht das Hauptproblem, sondern die Mobilität der Ladungsträger im Kanal bestimmt, wie schnell ein Transitor umgeldaen werden kann, d.h. wie schnell er schalten kann (bei gleicher Spannung). D.h. wenn die Mobilität sinkt, mus man entweder die Kanalweite vergrössern (was zu einer grössern Gate Kapaziztät führt --> schlecht, weil man mehr Ladung auf das Gate bringen muss) oder man muss die Versorgungsspannung anheben.

das ist in etwa die Langversion, die ich uns erspart habe, danke.

GloomY

2004-04-24, 16:48:55

Danke, MrDigital :) Jetzt ist es mir klar.
Original geschrieben von CrazyIvan
@ GloomY

Da haste natürlich recht, hatte ich ganz übersehen. Bist Du der Meinung, dass die Kupferleitungen effizienztechnisch problematischer sind? Ich denke, mit SS hat man den Hebel schon an der richtigen Stelle angesetzt. Die Kupferleitungen sind insoweit problematisch, wie so vieles andere auch in einem Chip ;)

Bei Low-k Dielectrics hat man sich ja auch den Interconnects angenommen und dort die Kapazität gesenkt. Sicherlich liegt das nicht am Kupfer sondern am SiO2 zwischen den Leiterbahnen, aber man kann immer noch irgendwo tweaken oder optimieren. Kupfer an sich ist aber sicherlich schon recht gut bezüglich des Widerstands und damit der Wärmeabgabe. :)

Von gestrecktem Silizium erhoffe ich mir aber auch einen ordentlichen Zugewinn an Schaltgeschwindigkeit und damit an Taktbarkeit. :)

BlackBirdSR

2004-04-24, 17:21:38

Original geschrieben von GloomY

Bei Low-k Dielectrics hat man sich ja auch den Interconnects angenommen und dort die Kapazität gesenkt. Sicherlich liegt das nicht am Kupfer sondern am SiO2 zwischen den Leiterbahnen, aber man kann immer noch irgendwo tweaken oder optimieren. Kupfer an sich ist aber sicherlich schon recht gut bezüglich des Widerstands und damit der Wärmeabgabe. :)

Von gestrecktem Silizium erhoffe ich mir aber auch einen ordentlichen Zugewinn an Schaltgeschwindigkeit und damit an Taktbarkeit. :)

Kupfer wurde fast ausschließlich wegen der höheren Widerstandsfähigkeit gegen Elektromigration genommen.

Wiviel Strained Silicon wirklich bringt müssen wir abwarten.
Wichtig sind auch die Signallaufzeiten im Chip. Prescott macht in der Hinsicht eigentlich eine außerordentliche Figur. Das Teil müsste sich bis ins Extreme übertakten lassen.
Hätte man der CPU nicht 100% mehr Logik verpasst, warum auch immer, und würde damit ständig thermische Probleme bekommen.