AMD: Dual-Core im 2. Halbjahr 2005

[BubbleBoy]

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[Endorphine]

Hoffentlich bringt AMD auch ein SMT. Die imo perfekte Vorstufe zu einem wirtschaftlichen (d. h. kleinflächigem IC) Design für den preissensitiven x86-Markt. Mit SMT kann die Ausweitung der Parallelisierung innerhalb der CPU so fließend wie nur denkbar erfolgen, ohne gleich den ineffizienten Irrsinn wie HP (PA-RISC) und afair auch Sun (SPARC-IV) zu begehen und zwei klassische Kerne einfach aneinanderzuklatschen.

[BlackBirdSR]

Original geschrieben von Endorphine
Hoffentlich bringt AMD auch ein SMT. Die imo perfekte Vorstufe zu einem wirtschaftlichen (d. h. kleinflächigem IC) Design für den preissensitiven x86-Markt. Mit SMT kann die Ausweitung der Parallelisierung innerhalb der CPU so fließend wie nur denkbar erfolgen, ohne gleich den ineffizienten Irrsinn wie HP (PA-RISC) und afair auch Sun (SPARC-IV) zu begehen und zwei klassische Kerne einfach aneinanderzuklatschen.

sieht ziemlich mau aus in der Hinsicht.
Zumal es nicht so einfach sein wird, das jetzt noch nachträglich einzufügen. Von den Personal und Entwicklungskosten einmal abgesehen.

Edit:
Dafür erachte ich es als sehr postitiv, dass die DualCore CPUs weiter in den bereits bestehenden Sockeln funktionieren werden und auch weiterhin in das 30W, 55W, 89W Schema fallen.

[Endorphine]

Passende News mit Auswertung von Heise zum Thema: http://www.heise.de/newsticker/meldung/48234

[Gast]

Original geschrieben von Endorphine
Hoffentlich bringt AMD auch ein SMT. Die imo perfekte Vorstufe zu einem wirtschaftlichen (d. h. kleinflächigem IC) Design für den preissensitiven x86-Markt. Mit SMT kann die Ausweitung der Parallelisierung innerhalb der CPU so fließend wie nur denkbar erfolgen, ohne gleich den ineffizienten Irrsinn wie HP (PA-RISC) und afair auch Sun (SPARC-IV) zu begehen und zwei klassische Kerne einfach aneinanderzuklatschen.

Schon die einfachen Kerne würden nicht wirklich von smt profitieren, da verlangst du es wieder für einen smp.

Am besten finde ich immer den anderen "ineffizienten Irrsinn" zu unterstellen. Frag dich mal, in welcher Wirtschaftsform wir leben. Wenn die Produkte so schlecht wären, wie du es gerne hättest, würden sie nicht gekauft werden. Wer bist du eigentlich?

[drmaniac]

ich freu mich :) :D

in 18 Monaten haue ich mir dann ein Maiboard rein, mit 2x dualcore +4000....

d.h. virtuelle +16000 ;)

WOAAHHH :D

auf einen CPU Kern wuerde ich dann nur Sicherheitssoftware laufen lassen, also Firewall, Firenscanner, Proxys, Verscluesselungssoftware und die drei anderen... :)

hm hach das waere schoen... so ein System muss doch ein geniales Antwortverhalten haben, also egal was man wie startet, alles läuft direkt ohne Ruckler und viel "Nachdenken" an...

tja ich weis, so einfach wirds nicht, aber ich hoffe es halt...

[Endorphine]

Original geschrieben von Gast
Schon die einfachen Kerne würden nicht wirklich von smt profitieren, da verlangst du es wieder für einen smp. Belege? Original geschrieben von Gast
Am besten finde ich immer den anderen "ineffizienten Irrsinn" zu unterstellen. "den anderen"? Es ist nunmal Fakt, dass nach jahrelanger kontinuierlicher und schrittweiser interner Parallelisierung in CPUs die primitive Verdopplung von zwei klassischen Kernen höchst verschwenderisch mit kostbarer Diegröße umgeht. Original geschrieben von Gast
Frag dich mal, in welcher Wirtschaftsform wir leben. Ich glaube die Wirtschaftsform zu kennen, danke. Original geschrieben von Gast
Wenn die Produkte so schlecht wären, wie du es gerne hättest, [...] Ich rede nichts schlecht, ich weise nur auf bestimmte potenzielle Ineffizienz hin, wenn ich die bisherige Entwicklung betrachte und dann mit zukünftig angekündigten Entwicklungen vergleiche. Original geschrieben von Gast
[...] würden sie nicht gekauft werden. Ich schrieb von Wirtschaftlichkeit für den Hersteller. Dem Kunden kann es natürlich egal sein, wie groß das Die ist, solange die technischen Eigenschaften stimmen. Wenn sich ein Produkt aber besonders kostengünstig produzieren lässt (wie Mikroprozessoren mit geringer Diefläche) hat der Hersteller auch Raum für Preissenkungen, was dem Kunden auch zugute kommt. Original geschrieben von Gast
Wer bist du eigentlich? Kein anonym postender Gast.

[Bokill]

"den anderen"? Es ist nunmal Fakt, dass nach jahrelanger kontinuierlicher und schrittweiser interner Parallelisierung in CPUs die primitive Verdopplung von zwei klassischen Kernen höchst verschwenderisch mit kostbarer Diegröße umgeht.

Stimmt so gesehen recht primitiv von AMD, dennoch tricky, da sie schon eine schnelle Schnittstelle in den Einzelkern eingebacken hatten.


Ich rede nichts schlecht, ich weise nur auf bestimmte potenzielle Ineffizienz hin, wenn ich die bisherige Entwicklung betrachte und dann mit zukünftig angekündigten Entwicklungen vergleiche

Je es könnte wirklich einen gewissen "Stau" geben. Die Speicherbandbreite ist derzeit ja noch unklar. Könnten insgesamt zwei DDR1 Kontroller und zwei DDR2 Kontroller drin sein.
So gesehen eine gewisse Verknappung der Bandbreite.

Ein anderer Hersteller hat zu AMD`s K8 ein wesentlich ineffizienteres Design ... trotz SMT.

Aber wir alle wissen ja, dass Endorphine
den allerhöchsten Respekt vor dem Power 5 hat ... ;)

Der beherrscht beides SMP und SMT variabel und abschaltbar.
Dank MCM (Multichipmodule) ist dort nicht nur ein Dual-Core zu bewundern, sondern ein Multichipdesign auf engstem Raum.

*gg*

[MechWOLLIer]

Was fehlt eigentlich dem Dual- Core Athlon noch zu einem richtigen Dual CPU System? 100% gleich sind beide doch nicht, oder?

[Legolas]

Original geschrieben von MechWOLLIer
Was fehlt eigentlich dem Dual- Core Athlon noch zu einem richtigen Dual CPU System? 100% gleich sind beide doch nicht, oder?
Eine DualCore CPU hat nur ein Speicherinterface. Bei einem 2CPU Opteron System hat aber jede CPU ihr eigenes Speicherinterface.

[Bokill]

@Legolas

Eine DualCore CPU hat nur ein Speicherinterface. Bei einem 2CPU Opteron System hat aber jede CPU ihr eigenes Speicherinterface.

So formuliert könnte ein JOE SIIXPACK fast vermuten, dass ein Dualprozessor auf einem Die etwas schlechtes sei ;)

Der Gewinn liegt darin, dass die Kommunikation zwischen den zwei Kernen wesentlich beschleunigt wird. Durch die extrem kuzen Wege, können intern ganz andere Busbreiten und Taktraten genutzt werden.

In der Tat scheint aber die Anzahl der Speicherinterfaces die nächste grosse Frage zu sein. Und ob ein vierter HT-Link drin ist, ist auch nicht ganz ausgeschlossen (aber doch eher unwahrscheinlich) ...

Da war doch mal was mit den Alphas und Nord Süd West Ost ;) ;) ;)

MFG Bokill

[mrdigital]

CPUs sollten in einem SMP System eigentlich gar nicht direkt miteinander sprechen, die Kommunikation findet eigentich nur via gemeinsamer Speicher statt. Daher sind die bisherigen Intel SMP Systeme immer schlechte "Skalierer", da die Speicherbandbreite nicht mit der Anzahl der CPUs wächst.

[Gast]

http://pc.watch.impress.co.jp/docs/2004/0609/kaigai08l.gif

Hiroshe Goto von der japan. Site pc-Watch hat das mal schematisch aufgearbeitet.

up

[Endorphine]

Original geschrieben von Bokill
Ein anderer Hersteller hat zu AMD`s K8 ein wesentlich ineffizienteres Design ... trotz SMT.

Aber wir alle wissen ja, dass Endorphine
den allerhöchsten Respekt vor dem Power 5 hat ... ;)

Der beherrscht beides SMP und SMT variabel und abschaltbar.
Dank MCM (Multichipmodule) ist dort nicht nur ein Dual-Core zu bewundern, sondern ein Multichipdesign auf engstem Raum.

*gg* Von den Kosten mal abgesehen, aber technisch ist am Power-5 aus meiner Sicht grundsätzlich nichts auszusetzen. Was gefällt dir denn nicht an dieser CPU?

[Endorphine]

Original geschrieben von mrdigital
Daher sind die bisherigen Intel SMP Systeme immer schlechte "Skalierer", da die Speicherbandbreite nicht mit der Anzahl der CPUs wächst. Theoretisch skaliert die Speicherbandbreite beim klassischen K8 mit der Anzahl der SMP-Wege. Praktisch erweist sich NUMA jedoch auch als Stolperstein, den es durch geschickte Programmierung zu umschiffen gilt.

Wenn eine CPU dann auf den Speicher einer anderen zugreift (und umgekehrt, und dann Traffic einer dritten weiterleitet) können sich die Skalierungsvorteile auch schnell in's Gegenteil umkehren (http://forum-3dcenter.org/vbulletin/showthread.php?s=&postid=1680667#post1680667). Hier ist also intelligentes Speichermanagement im OS gefragt, welches um die Verteilung/Zuordnung des Speichers zu den CPUs weiss und entsprechend handelt. Und natürlich auch entsprechende Programmierung, wenn das denn überhaupt ohne neue spezielle Softwareschnittstellen möglich ist.

[Endorphine]

Original geschrieben von Gast
http://pc.watch.impress.co.jp/docs/2004/0609/kaigai08l.gif

Hiroshe Goto von der japan. Site pc-Watch hat das mal schematisch aufgearbeitet.

up Es heisst übrigens immer noch advanced programmable interrupt controller =)

[GloomY]

Original geschrieben von mrdigital
CPUs sollten in einem SMP System eigentlich gar nicht direkt miteinander sprechen, die Kommunikation findet eigentich nur via gemeinsamer Speicher statt. Daher sind die bisherigen Intel SMP Systeme immer schlechte "Skalierer", da die Speicherbandbreite nicht mit der Anzahl der CPUs wächst. Wenn sie eigene Caches haben, dann müssen sie miteinander reden, eben um zu snoopen ;)

btw: Ich bin übrigends wirklich mal gespannt, ob die L2 Caches beim Dual-Core Opteron geshared werden oder nicht. Besonders weil ich mir nicht wirklich sicher bin, was im Allgemeinen besser ist...
Original geschrieben von Endorphine
Theoretisch skaliert die Speicherbandbreite beim klassischen K8 mit der Anzahl der SMP-Wege. Praktisch erweist sich NUMA jedoch auch als Stolperstein, den es durch geschickte Programmierung zu umschiffen gilt.

Wenn eine CPU dann auf den Speicher einer anderen zugreift (und umgekehrt, und dann Traffic einer dritten weiterleitet) können sich die Skalierungsvorteile auch schnell in's Gegenteil umkehren (http://forum-3dcenter.org/vbulletin/showthread.php?s=&postid=1680667#post1680667). Hier ist also intelligentes Speichermanagement im OS gefragt, welches um die Verteilung/Zuordnung des Speichers zu den CPUs weiss und entsprechend handelt. Und natürlich auch entsprechende Programmierung, wenn das denn überhaupt ohne neue spezielle Softwareschnittstellen möglich ist. Das kann sicherlich bei schlechter Konfiguration zu einem Problem werden. Ich halte aber z.B. das Problem der limitierten Speicherbandbreite bei einem 4-way Xeon System für weitaus schlimmer als die erhöhte Latenz bei einem NUMA System. Beim Xeon kann man entweder nur den Bus verändern oder den CPUs mehr Cache spendieren, was sich dann dementsprechend im Preis niederschlägt.
Für Single-CPU Anwendungen kann NUMA natürlich eine Verlangsamung darstellen, aber das ist ja auch nicht der Sinn oder der Zweck dieser Architektur.

[mrdigital]

Original geschrieben von GloomY
Wenn sie eigene Caches haben, dann müssen sie miteinander reden, eben um zu snoopen ;)

btw: Ich bin übrigends wirklich mal gespannt, ob die L2 Caches beim Dual-Core Opteron geshared werden oder nicht. Besonders weil ich mir nicht wirklich sicher bin, was im Allgemeinen besser ist...
...

Stimmt, sie müssen sich da schon abstimmen, aber der logische Datenfluss ging über den Speicher, auch wenn die Daten nie (oder verzögert) im Hauptspeicher ankommen, sondern nur im Cache geblieben sind.
Ein gemeinsamer L2 wäre natürlich schade, wobei ab einer bestimmten L2 Grösse könnte das wieder sinnvoll sein, wenn die Taskwechselzeit (also ein Slot auf der Zeitscheibe des Shedulers) sehr kurz ist, dann kann es ja häufig vorkommen, das eine Task von CPU Kern A wieder auf Kern B aufgerufen wird, und diese Task wird ja wieder in der vorherigen (und somit bereits gecached) Speicherarea arbeiten, somit weniger Fehlzugriffe auf den Speicher haben, bzw. weniger L2 to L2 transfers benötigen, da der Bus zwischen beiden Kernen sicher langsamer sein würde, als ein L2 Cache Bus.

[GloomY]

http://www.anandtech.com/cpu/showdoc.html?i=2081 , inklusiv die-Foto:

http://images.anandtech.com/reviews/cpu/amd/dualcoreannounce/opteron-dualcore.jpg http://images.anandtech.com/reviews/cpu/amd/dualcoreannounce/opteron-dualcoremarked.jpg

AnandTech behauptet, dass es zwei L2 Caches seien. Ob das nun wirklich richtig ist, kann ich nicht von diesem niedrig aufgelösten Foto nicht erkennen.
Original geschrieben von mrdigital
Stimmt, sie müssen sich da schon abstimmen, aber der logische Datenfluss ging über den Speicher, auch wenn die Daten nie (oder verzögert) im Hauptspeicher ankommen, sondern nur im Cache geblieben sind.
Ein gemeinsamer L2 wäre natürlich schade, wobei ab einer bestimmten L2 Grösse könnte das wieder sinnvoll sein, wenn die Taskwechselzeit (also ein Slot auf der Zeitscheibe des Shedulers) sehr kurz ist, dann kann es ja häufig vorkommen, das eine Task von CPU Kern A wieder auf Kern B aufgerufen wird, und diese Task wird ja wieder in der vorherigen (und somit bereits gecached) Speicherarea arbeiten, somit weniger Fehlzugriffe auf den Speicher haben, bzw. weniger L2 to L2 transfers benötigen, da der Bus zwischen beiden Kernen sicher langsamer sein würde, als ein L2 Cache Bus. Das ist ein Effekt, der eventuell helfen würde. Dazu kommt, dass imho der L2 Cache sowohl physikalisch getaggt, als auch indexiert ist. Bei einem Prozess-Wechsel muss man diesen also nicht leeren. Je größer der Cache ist, desto größer ist die Wahrscheinlichkeit, dass selbst nach einem Prozess-Wechsel sich immer noch Lines des vorherigen Prozesses im Cache befinden, die eventuell nun wieder benötigt werden.

Auf der anderen Seite kann es vorkommen, dass die beiden Cores bei einem gemeinsamen L2 Cache gegenseitig dem jeweils anderem die Daten aus dem Cache werfen. Bei einem 16-fach assotiativen Cache ist das zwar nicht sehr wahrscheinlich, jedoch ist es prinzipiell möglich.
Irgendwie gefällt mir die Idee des geshareten Caches momentan doch ein bisschen besser :)

[Bokill]

@Endorphine

Von den Kosten mal abgesehen, aber technisch ist am Power-5 aus meiner Sicht grundsätzlich nichts auszusetzen. Was gefällt dir denn nicht an dieser CPU?

Dich als begeisteter Inteljünger wollte ich dezent darauf hinweisen, dass der Power 5 auch allerfeinste SMT- Technologie hat (aber dies war dir ja eh bekannt)

Bis auf den abartig hohen Preis vom Power5 (vor allem mit dem MCM) ist gegen den Power 5 wirklich nichts einzuwenden. :)

MFG Bokill

[BubbleBoy]

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[GloomY]

http://www.aceshardware.com/forum?read=115085135

bzw direkt der Link zum Bild: Chip-Architect.com (http://www.chip-architect.com/news/opteron_dualcore_make_up.jpg)

[CrazyIvan]

@ GloomY

Könntest Du vielleicht diese etwas "eigenartige" Die Photo noch ein wenig kommentieren?
Der blau umrandete Teil ist doch das eigentliche Die - Photo und der Rest nur ne Photomontage? Was soll damit veranschaulicht werden, da man ja auf dem "echten" Die Photo von Anand kaum was sieht?

[BlackBirdSR]

Original geschrieben von CrazyIvan
@ GloomY

Könntest Du vielleicht diese etwas "eigenartige" Die Photo noch ein wenig kommentieren?
Der blau umrandete Teil ist doch das eigentliche Die - Photo und der Rest nur ne Photomontage? Was soll damit veranschaulicht werden, da man ja auf dem "echten" Die Photo von Anand kaum was sieht?

Was du hier siehts, ist rechts der DualCore K8 in seiner Gesamtheit, und links der vergrößerte Ausschnitt der (quasi) Northbridge in der CPU.
Als Grundlage diente das "Foto" (ist wohl eher ein Bild das von der Routing Software generiert wurde) auf Anandtech, in das Details von den DIE Shots des 130nm K8 einkopiert wurden.

Links ist also keine eigene CPU, wenn du das meinst.
Der blau umrandete Teil sind keine CPU Cores, sondern nur deren Anbindungsstellen.
Dazu kommen die 3xHT Links, und wie der DIE Shot beweist, nur ein Speichercontroller der beide Cores versorgt.
Der schwarze Bereich zeigt einfach nichts, und die Software hat das entsprechend eingefärbt.

Ich hoffe jetzt wirds etwqas klarer?

[GloomY]

Hans de Vries hat nur aufgeschlüsselt, was der rot markierte Teil darstellt. Bis auf die schwarze Fläche sind es alles Dinge, die man eben auch schon in einen einzelnen Opteron Core gefunden hat.

Dass die ominöse schwarze Stelle aber anscheinend leer sein soll, halte ich für grobe Verschwendung. Da hätte man doch sooo viele Möglichkeiten :) Das tut mir wirklich in der Seele weh ;( , weil ich so viele Ideen hätte. Gerade wenn nebenan die ganzen Buffer sind, wäre es doch ein leichtes, diese eben noch mal aufzustocken. Besser als nichts wäre es allemal, aber leider kostet das eben Entwicklungszeit, die AMD anscheinend nicht aufbringen will/kann.

[CrazyIvan]

@ GloomY

Hans sprach doch aber davon, dass er das Bild von Anand als Hintergrund benutzt hat. Verstehe das so, als hätte er quasi nur die Aussenabmessungen übernommen und diese dann mit Teilen aus nem Single-K8 aufgefüllt. Wenn das stimmt, dann hat er vielleicht die schwarze Fläche ausgemalt, weil sie identisch zu dem darüberliegenden Teil ist - nur halt für Core 1.
Kann aber auch wieder net sein, da sonst der Dual Core K8 6 HT-Links und zwei Memory Controller hätte - was ja schon lange nicht mehr zur Debatte steht. Aber "plankes Silizium" wird die schwarze Fläche wohl auch net sein - so blöd kann AMD doch gar net sein.
Des weiteren kann ich - von der Form abgesehen - keinerlei Ähnlichkeiten zwischen dem Anand Photo und dem blau umrandeten Teil auf Hans' Photo erkennen.

Irgendwie tu' ich mich mit dem Photo enorm schwer. Wo sind die Caches und die Ausführungseinheiten? Ist mit Memory Interface Buffer der Cache gemeint?!
Für mich sieht das eher nur nach nem Ausschnitt des Dies aus - gerade im Vergleich zu Anands Bild.

/edit:

Ach GloomY + BlackBird. Vergesst bitte alles, was ich oben schrieb. War nur zu blöd, mal nach rechts zu scrollen. Jetzt ist mir alles klar ;D

[BlackBirdSR]

Original geschrieben von CrazyIvan
/edit:

Ach GloomY + BlackBird. Vergesst bitte alles, was ich oben schrieb. War nur zu blöd, mal nach rechts zu scrollen. Jetzt ist mir alles klar ;D

Kein Problem, kann passieren.
Aber jetzt wird die ganze Sache deutlicher oder?

[mrdigital]

Original geschrieben von GloomY
...
Ich halte aber z.B. das Problem der limitierten Speicherbandbreite bei einem 4-way Xeon System für weitaus schlimmer als die erhöhte Latenz bei einem NUMA System. Beim Xeon kann man entweder nur den Bus verändern oder den CPUs mehr Cache spendieren, was sich dann dementsprechend im Preis niederschlägt.
Für Single-CPU Anwendungen kann NUMA natürlich eine Verlangsamung darstellen, aber das ist ja auch nicht der Sinn oder der Zweck dieser Architektur.
Das sehe ich genau so, NUMA kann ein Nachteil sein, wohingegen der geteilte FSB vom Xeon immer einen Nachteil darstellt. Dass man bei NUMA mehr Aufwand mit dem Memory Management betreiben muss leuchtet ein, aber dem Aufwand steht ja auch ein hoher Gewinn gegenueber.

[LOCHFRASS]

Die Dual-Core Opterons sehen schon lecker aus, die werden dem Xeon-DP sicherlich ordentliche Kopfschmerzen bereiten. =)

btw. ich frage mich, warum Intel ein so ineffizientes Design wie den P4 fuer die Xeon-MP-Linie hernimmt. Ich koennte mir vorstellen, dass der Pentium M wesentlich besser in einem Quad-System skalieren wuerde. Die Netburst-Architektur ist der reinste Bandbreitenfresser im Vergleich zum P6.

Edit: Raeschtschraibunk :freak: