Itanium 2 Montecito

[Desti]

http://pcweb.mycom.co.jp/news/2004/06/14/001.html

http://pcweb.mycom.co.jp/news/2004/06/14/001el.jpg

(Dual Core Itanium 2)

[BlackBirdSR]

Sieht lustig aus,
ansonsten nehmen die Kerne auf dem DIE etwas mehr Platz ein, als ich gedacht hätte.

[Bokill]

Wenn man sich die diversen Meetings mal so betrachtet hat, so hat man den Eindrück, dass irgendwelche Modeerscheinungen in Prozessorform eingabacken werden.

Einfach CPU -> Pipelining -> Verbesserung Out of Order -> totale Umstellung auf RISC -> Seitenwageninstruktionen (MMX, 3DNOW!, SSE, AltiVec) -> grosse Integration von Cache -> SMT ->64 Bit -> Dual/Multi-Core ...

Was kommt dann?

Was ist auch noch angesagt?

CMS von Transmeta lasse ich mal aus, da dies zu sehr abweicht von den anderen, oder spielt sich da noch mehr ab (virtuelle Prozessornetzwerke) ?

VLIW und PIC bzw. EPIC lasse ich da auch mal raus, da dies Sondereinsatzbereiche sind ... Unterhaltungselektronik bzw. HPC (Numbercruncher).

MFG Bokill

[GloomY]

Original geschrieben von Bokill
Wenn man sich die diversen Meetings mal so betrachtet hat, so hat man den Eindrück, dass irgendwelche Modeerscheinungen in Prozessorform eingabacken werden.

Einfach CPU -> Pipelining -> Verbesserung Out of Order -> totale Umstellung auf RISC -> Seitenwageninstruktionen (MMX, 3DNOW!, SSE, AltiVec) -> grosse Integration von Cache -> SMT ->64 Bit -> Dual/Multi-Core ...

Was kommt dann?

Was ist auch noch angesagt?

CMS von Transmeta lasse ich mal aus, da dies zu sehr abweicht von den anderen, oder spielt sich da noch mehr ab (virtuelle Prozessornetzwerke) ?

VLIW und PIC bzw. EPIC lasse ich da auch mal raus, da dies Sondereinsatzbereiche sind ... Unterhaltungselektronik bzw. HPC (Numbercruncher).

MFG Bokill Was willst du uns mit deinem Posting sagen, Bokill? Ich vermisse eine durchgehende Struktur, die es schwierig macht, deinen Gedankengang (falls vorhanden) nachzuvollziehen.

btw: Was sind "Seitenwageninstruktionen"? :???:

zum Thema: Bei der großen Anzahl an Transistoren kann Intel glücklich sein, dass nur ein kleiner Teil davon Logikschaltungen bilden und der Rest Cache ist, den man redundant bauen kann. Ansonsten würde der Yield sicherlich nicht sehr hoch ausfallen...

[Bokill]

@GloomY

Nun ja ich habe tatsächlich ungenaue Vorstellungen. Die kleine Auflistung soll nur zeigen, dass zu bestimmten Zeitabschnitten bestimmten Themen besonders "in " waren.

Die soll nicht bedeuten, dass die voherigen Schritte jetzt keinerlei Bedeutung haben. Die Seitenwageninstruktionen (MMX, SSE etct. übrigens Seitenwagen* ist ein Begriff aus der c`t ) werden weiter gepflegt und ausgebaut, keine Frage ... nur sie sind nicht mehr "sexy".

Sexy sind zur Zeit Überlegungen zum Thema Dual-Core, seit einiger Zeit (ab Ende 2002) kam das Thema mehr und mehr auf ... nun stehen wir an der Schwelle, dass bald reale Produkte da sind (in halbwegs bezahlbarer Dimension).

Es sind ja schon derzeit Produkte auf dem Markt HP PA-RISC 8800, Power5, Power4+ ... aber zu welchem Preis?

Dualcore hingegen wird bald den Markt überfluten, wirklich alle CPU-Bäckermeister haben ihre Version davon (MIPS, ARM, intel, AMD, SUN ... )

Daher die Frage: Was ist danach zu erwarten, jede Idee hat ja ihren Vorlauf und ihre Vorphase.

;D

*Ist glaube im Artikel "Cindey & Bert" drin. Ein damaliger umfassender Artikel, der 3DNOW! und SSE erschöpfend verglich (Architekturen von Katmai (Pentium III) und Sharptooth (K6-III)
). c't 5/99, Seite 124 ff.

[BlackBirdSR]

Original geschrieben von Bokill
Daher die Frage: Was ist danach zu erwarten, jede Idee hat ja ihren Vorlauf und ihre Vorphase.


wie wärs mit asynchronen Rechenwekren und später ganzen CPUs?
Multithreading wird ganz sicher noch lange Zeit eine große Rolle spielen.
Caches werden jetzt wohl eines der primären Mittel um die Leistung direkt zu steigern.

[Bokill]

Hmmm macht sich aber doch nicht gut, wenn man Megahurtz verkaufen will oder?

Verstehe ich es richtig dass es dann keine verkaufsträchtige fixe MHz Zahl gibt?

Mein Gefühl sagt mir, dass, neben der Einführung von schnellen Verbindungen, es wichtig wird die Programme massiv SMP/SNT tauglich zu machen.

Aber da wird`s diffus und interessant, von dem Standpunkt eines OS wird die Struktur der Hardware immer diffuser ...

so und nun stocher ich endgültig im Nebel ;D

[Gast]

@Bokill
Was willst Du mehr?
Ohne MMX, SSE/2, 3DNow/+ wäre dein PC langsamer.
Nur über GHz allein wird ein Rechner nicht schneller, oder wird dein Auto mit 100000 U/min schneller? ;) Da müssen andere Sachen entwickelt werden.
Da ist Dualcore eine Möglichkeit. Überleg mal, dein Auto hat 100 Zylinder. Wäre das nicht toll? ;)

[Bokill]

Nein ... Ja ...

Das ist mir schon klar, dass die Seitenwageninstruktionen weiter an Gewicht gewinnen.
Das MS OS für AMD 64 setzt ja massiv auf SSE2, die stackbasierte alte FPU wird da gar nicht mehr angesprochen (WOW64 oder so ähnlich).

Auf Forschungsebene hingegen reden die gar nicht mehr von einzelenen Kernen und Ausführungseinheiten. Da wird diskutiert von Simulationen von Betriebssystembenen, bzw. da werden Netzwerke von Prozessoren betrachtet.

Die Organisation dieser vielen Einzelcpus wird da viel wichtiger. Hinweise liefert auch folgender Thread.

SUNs Niagara (http://www.forum-3dcenter.org/vbulletin/showthread.php?threadid=150325)

bzw. dieser Artikel (http://www.aceshardware.com/read.jsp?id=65000292) von Ace`s. Dort wird das Multicorekonzept vomn SUN vorgestellt.

Ich denke dieses Multicorekonzept ist aber für alle Hersteller bedeutsam ... auch für den Itanium.

Just 2 Cents

Bokill