In wie weit sind celerons (nw) eigntlich abgespeckt?

[Gast]

Also gibts da noch was anderes abgesehen vom cache oder hat es sich damit schon?

[IVI]

mal abgesehen davon, dass nur 128KB Cache schon allein recht fies sind, is vor allem der FSB (halt nur 100) ein tierischer bremsklotz.

[Gast]

naja den hab ich grad auf 166 gedreht wollte nur wissen ob der sonnst noch was hat. weil beim zocken merkt man 128kib cahce net so wirklich

[IVI]

Original geschrieben von Gast
naja den hab ich grad auf 166 gedreht wollte nur wissen ob der sonnst noch was hat. weil beim zocken merkt man 128kib cahce net so wirklich

es gibt im netz tests, die aussagen, dassn 2,8er celli aber sowas von null chance bei spielen gegen nen 2400+ hat, ja n 2,4er auf 3GHz is merklich lahmer

[Gast]

naja werd den gleich mal gegen meinen athlon XP benchen. MAl gucken wie er sich so schlägt

[BUG]

..das Problem ist nicht die größe vom Cache, sondern dessen Anbindung. (2-Fach Assoziativ beim NW Celi statt 8-Fach beim P4 NW). Der Willermat Celeron hatte immerhin eine 4-Fache Anbindung und der Prescott Celeron auch (letzterer ist auch durchaus ne Überlegung wert, der NW Celeri ist aber imho keine Option)

cu
BUG

[Mordred]

Danke das wars was ich meinte ich hatte da noch irgendeine abspeckmaßnahme im sinn gehabt ist aber net mehr wirklich eingefallen ;>.

Naja aber ist ja eh der zweitrechner von daher net so wild Aber von den benches her (der celli läuft grad btw auf 3ghz war eigntlich 2ghz) mach der meinen athlon 2700+ schonmal locker platt. Jedenfalls wenn um reine cpu leistung geht hab cpubench2003 benutzt. nacher gibts noch paar timedemos von quake 3 oder so.

[Lestsat]

HT wurde auch deaktiviert obwohl es vorhanden ist ;)

[GloomY]

Original geschrieben von BUG
..das Problem ist nicht die größe vom Cache, sondern dessen Anbindung.Nein, die Anbindung ist die gleiche.
Original geschrieben von BUG
(2-Fach Assoziativ beim NW Celi statt 8-Fach beim P4 NW). Der Willermat Celeron hatte immerhin eine 4-Fache Anbindung und der Prescott Celeron auch (letzterer ist auch durchaus ne Überlegung wert, der NW Celeri ist aber imho keine Option)

cu
BUG Assotiativität hat rein nichts mit der Anbindung (Anzahl der Datenleitungen) zu tun. A. ist die Organisation des Caches, also in wie vielen verschiedenen Stellen im Cache Daten einer einizigen festen Adresse gespeichert werden können.

Und ich sag's auch hier gerne nochmal: Die A. ist nicht wirklich das Problem. Es gibt durchaus Prozessoren, die mit geringer A. sehr gut performt haben (Athlon Classic).
Das Problem ist wirklich die Größe des Caches sowohl von L1-D als auch von L2. Dass der kleine L1 beim normalen P4 nicht so stark ins Gewicht fällt, hängt eben damit zusammen, dass der L2 das einigermaßen abfangen kann (relativ groß und breit angebunden).
Und genau das fehlt eben beim P4 Celeron, daher ist das Ding auch so eine Schnecke :|

Bezüglich der Verunstaltung des Celerons kann ich auch nur einen Blick in diesen Thread (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&threadid=138747) empfehlen.

[BUG]

Original geschrieben von GloomY
Nein, die Anbindung ist die gleiche.
Assotiativität hat rein nichts mit der Anbindung (Anzahl der Datenleitungen) zu tun. A. ist die Organisation des Caches, also in wie vielen verschiedenen Stellen im Cache Daten einer einizigen festen Adresse gespeichert werden können...oki, dann streich ich das schnell. Habs auch nur irgendwo so wie ich oben beschrieben habe gelesen und geglaubt es wäre richtig. ;)

cu
BUG

[Endorphine]

Wenn Rechenleistung eine Rolle spielt: P4-Celeron "A" - verkaufen und Celeron-D anschaffen =) Dank 256 kiB L2-Cache ist der Celeron-D sehr konkurrenzfähig in seinem Segment.

Mit dem L2-Exklusivcache steht und fällt die Netburst-Architektur, da der L1 D-Cache als Write-Through arbeitet und allgemein der L1-Cache mit 8 kiB sehr klein ausfällt. Damit kommt ein P4 Celeron-A auf ≈144 kiB full-speed on-die Cache, der Celeron-D auf 256 kiB L2 + ≈24 kiB L1 = 280 kiB. Das ist in der Praxis eine Verdopplung der Kapazität, da der L1-Cache nur im WT-Modus arbeitet.

Die Erhöhung der Latenz im L2-Cache von 7 auf 18 Takte (Nw -> Prescott) wird durch die erhöhte Kapazität beim Celeron deutlich überkompensiert.

[GloomY]

Original geschrieben von BUG
..oki, dann streich ich das schnell. Habs auch nur irgendwo so wie ich oben beschrieben habe gelesen und geglaubt es wäre richtig. ;)

cu
BUG Das war Leonidas, der Unhold ;) (Klick (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&postid=1542156#post1542156) und Klick (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&postid=1752834#post1752834))
Original geschrieben von Endorphine
Mit dem L2-Exklusivcache steht und fällt die Netburst-Architektur, da der L1 D-Cache als Write-Through arbeitet und allgemein der L1-Cache mit 8 kiB sehr klein ausfällt. Damit kommt ein P4 Celeron-A auf ≈144 kiB full-speed on-die Cache, der Celeron-D auf 256 kiB L2 + ≈24 kiB L1 = 280 kiB. Das ist in der Praxis eine Verdopplung der Kapazität, da der L1-Cache nur im WT-Modus arbeitet.Der L2 ist inklusiv bezüglich vorherigen Speicherebenen, d.h. der L1 ist (bis auf Ausnahmen) komplett im L2 vorhanden. Die effektive Größe von L1 und L2 ist damit beim NW-Celeron 128 kiB und beim Prescott-Celeron 256 kiB, was damit exakt einer Verdopplung entspricht.
Original geschrieben von Endorphine
Die Erhöhung der Latenz im L2-Cache von 7 auf 18 Takte (Nw -> Prescott) wird durch die erhöhte Kapazität beim Celeron deutlich überkompensiert. In dem Fall ja.

[Mordred]

Nunja ob abgespeckt oder nicht dieser mist celeron zieht meinen Athlon ab o_O Bin grade ehrlich gesagt etwas erstaunt wo das doc nur die billig kiste für gäste werden sollte :>

naja gut wird sicher noch die ein oder andere anwendung geben wo dann der Athlon wieder fphrt aber atm siehts schlecht für ihn aus. Werd wohl noch etwas an der taktung rumspielen müssen um ihn wieder konkurenz fähig zu machen.

Naja wie dem auch sei danke nochmal für die nachträglichen infos weil ausser dem cache war mir wirklich alles entfallen von HT mal abgesehen aber das ist ja nicht direkt eine abspeckung weil es ändert ja nichts an der roh performace.

[Endorphine]

Der L2-Cache arbeitet exklusiv, nicht inklusiv. Das ist schon seit Ewigkeiten bekannt.

L2 != L3.

Edit: Siehe auch http://www.sandpile.org/impl/p4.htm Immer dieses Intelgebashe :eyes:

[GloomY]

Original geschrieben von Endorphine
Der L2-Cache arbeitet exklusiv, nicht inklusiv. Das ist schon seit Ewigkeiten bekannt.

L2 != L3.

Edit: Siehe auch http://www.sandpile.org/impl/p4.htmGanz ehrlich, das ist das erste Mal, dass ich das lese.
Original geschrieben von Endorphine
Immer dieses Intelgebashe :eyes:Was soll denn daran Intel-Gebashe sein?

Btw: Bezüglich Writes ist der L2 inklusiv, denn wenn der L1 WT ist, muss jeder Write auch in den L2. Zugegebenermaßen sind das nicht sehr viele Cache Lines, da Writes relativ selten verglichen zu Reads auftreten.