Spannung und Strukturgröße

[Iwan]

ich hatte grad im irc ne kleine diskussion mit nem freund und da sind wir auf ein klines problem gestosen:

wie kann es sein, das bei kleinerer strukturgröße (zB 0,18nm => 0,13nm)die vcore abgesenkt werden kann und die temps sinken?

weder ich noch mein freund konnten uns das erkären, da bei einer kleineren fertigung ja eigentlich die widerstände in der cpu größer werden und damit mehr wärme freiwürde.

so ich hoffe ihr erkennt mein problem ;D

[Legolas]

Original geschrieben von Iwan
ich hatte grad im irc ne kleine diskussion mit nem freund und da sind wir auf ein klines problem gestosen:

wie kann es sein, das bei kleinerer strukturgröße (zB 0,18nm => 0,13nm)die vcore abgesenkt werden kann und die temps sinken?

weder ich noch mein freund konnten uns das erkären, da bei einer kleineren fertigung ja eigentlich die widerstände in der cpu größer werden und damit mehr wärme freiwürde.

so ich hoffe ihr erkennt mein problem ;D

Die Leiterbahnen werden ja kleiner, und da der el. Widerstand vom Querschnitt des Leiters abhängt, wird er kleiner.

[Iwan]

achso ist das, mein freund (is an einer schule für elektro-technik) hat mir erklärt, das bei sinkendem leiter-durchschnitt der elektrische widerstand ansteigt. hat er sich wohl geirrt.

vielen dank legolas.

[der freund :>]

ich zitiere meine elektro unterlagen und damit meinen etech lehrer:

"

Der elektrische Widerstand

Der Widerstand eines Drahtes hängt von dessen
Länge => Widerstand ~ Länge (l)
dem Leiterquerschnitt => Widerstand ~ 1/Leiterquerschnitt (A)
und der Werkstoffkonstanten => Widerstand ~ 1/spez Leitfähigkeit

=> R= l/(A*y(gamma))

"

also für unsre betrachtung ist nur R~ 1/A wichtig ... lassen wir A gegen unendlich gehen... sagen wir mal 1000 wird R also zu 1/1000 also verflucht klein bei großem querschnitt

lassen wir A gegen unendlich klein gehen... sagen wir 0.0001 wird R also zu 1/0.0001 also 10000/1 also verflucht hoch bei kleinem querschnitt


also demnach versteh ich des ned so ganz :/ und die formeln stimmen :> biblis hängt ja auch ned am seidenen faden sondern an nem riesen oschi draht

[LOCHFRASS]

Der "Draht" selbst wird ja nicht nur duenner, sondern auch im gleichen Verhaeltnis kuerzer, also bleibt der Widerstand gleich.

[fragomatic]

da aber in einem Halbleiterbaustein (im Speziellen CMOS und konsorten) die Ohmschen Widerstände nicht die haupstsächlichen verluste erzeugen, ist dies eigentlich auch egal.

In den Halbleitern wird die meisste Verlustleistung durch das Schalten der Transistorern erzeugt.

Hoffe das hilft bei eurer Diskussion.
Grüsse... ein frischgebackener
"Staatlich geprüfter Elektrotechniker" ;)

P.S: doch mal durchgerungen mich hier anzumelden

[StefanV]

Nicht ganz...

Die meisten Verluste entstehen heutzutage zu einem großen Teil aus durchschlagenden Spannungen, sog. Leckströmen, die da fließen, wo sie es eigentlich nicht sollten.

Das Problem kann man vermindern in dem man die Spannung senkt.
Dummerweise sind wir aktuell an einem Punkt angekommen, wo man die Spannung nicht mehr wirklich viel weiter absenken kann, viel weniger als das, was man heute anliegen hat, geht also nicht.

Bedenkt auch die 'Mindestspannung' von etwa 0,7V bei Silizium...

[robbitop]

Original geschrieben von Stefan Payne
Die meisten Verluste entstehen heutzutage zu einem großen Teil aus durchschlagenden Spannungen, sog. Leckströmen, die da fließen, wo sie es eigentlich nicht sollten.



1. doppelt gemoppelt :kicher:

2. Leckströme sind nur da, wenn die CPU physikalisch nicht zu 100% ausgelastet ist. Ansonsten schalten die Transistoren ja eh. Da man CPUs physikalsich kaum zu 100% auslasten kann, spielen sie dort immernoch eine Rolle (anders bei VPUs die leichter auszulasten sind), aber keine so große mehr, wie im IDLE Zustand. Die Lösung diess Problems wird ab 45nm eingeführt mit den High K Metal Oxide Gates.

[fragomatic]

2. Leckströme sind nur da, wenn die CPU physikalisch nicht zu 100% ausgelastet ist. Ansonsten schalten die Transistoren ja eh. Da man CPUs physikalsich kaum zu 100% auslasten kann, spielen sie dort immernoch eine Rolle (anders bei VPUs die leichter auszulasten sind), aber keine so große mehr, wie im IDLE Zustand. Die Lösung diess Problems wird ab 45nm eingeführt mit den High K Metal Oxide Gates.

ich glaub wir haben ein wenig aneinander vorbeigeredet.

Was ich gemeint habe, sind die Ströme, die durch den Schaltvorgang an sich erzeugt werden. Es ist klar, das wenn ein FET nicht schaltet, auch nur noch die Leckströme als verlustleistung abfallen.

Die "Schaltströme" werden ja durch das Schalten, und damit durch das Umpolen des Kapazitiven Feldes am Gate erzeugt. Siehe auch den zusammenhang zwischen Verlustleistung und Taktfrequenz.

Durch Verkleinern der Strukturgrössen werden ja eben die kapazitäten verkleinert, oder nicht?


u(0) * u(r) * A
C= ---------------
d


==> A kleiner ==> C kleiner

wenn das C kleiner, dann die Schaltströme kleiner und dadurch die Verlustleistung kleiner

(das kleine u soll Mü sein die Dielektrizitatskonstanten)

Grüsse....

[StefanV]

Original geschrieben von robbitop
1. doppelt gemoppelt :kicher:

2. Leckströme sind nur da, wenn die CPU physikalisch nicht zu 100% ausgelastet ist. Ansonsten schalten die Transistoren ja eh. Da man CPUs physikalsich kaum zu 100% auslasten kann, spielen sie dort immernoch eine Rolle (anders bei VPUs die leichter auszulasten sind), aber keine so große mehr, wie im IDLE Zustand. Die Lösung diess Problems wird ab 45nm eingeführt mit den High K Metal Oxide Gates.

1. jo, damit man mich besser versteht *eg*

2. nicht ganz, die Leckströme sind immer da und fallen besonders im Idle Mode ins Gewicht.
Sie sind aber immer vorhanden, je kleiner die Strukturgröße, desto stärker fallen die Leckströme ins Gewicht.

Bei aktuellen Designs ist es teilweise wirklich so, daß die Leckströme die Lastströme (/Schaltströme) übersteigen...

[Benedikt]

Original geschrieben von fragomatic
ich glaub wir haben ein wenig aneinander vorbeigeredet.

Was ich gemeint habe, sind die Ströme, die durch den Schaltvorgang an sich erzeugt werden. Es ist klar, das wenn ein FET nicht schaltet, auch nur noch die Leckströme als verlustleistung abfallen.

Die "Schaltströme" werden ja durch das Schalten, und damit durch das Umpolen des Kapazitiven Feldes am Gate erzeugt. Siehe auch den zusammenhang zwischen Verlustleistung und Taktfrequenz.

Durch Verkleinern der Strukturgrössen werden ja eben die kapazitäten verkleinert, oder nicht?


u(0) * u(r) * A
C= ---------------
d


==> A kleiner ==> C kleiner

wenn das C kleiner, dann die Schaltströme kleiner und dadurch die Verlustleistung kleiner

(das kleine u soll Mü sein die Dielektrizitatskonstanten)

Grüsse....

Weil du diese wunderschöne Formel ja bereits gepostet hast, führ sie dir bitte noch mal vor Augen:
Überleg' dir, dass bei kleineren Strukturgrößen/Fertigungstechnologien die Isolierschichten aus SiO2 auch dünner werden --> d wird kleiner --> C wird größer!!
Deshalb (wegen der dünneren Isolierschichten) auch zwangsläufig höhere Leckströme!

MOS-FETs sollten ja eigentlich "leistungslos", d. h. nur über die Spannung (ohne dass ein Strom fließt) steuerbar sein. In der Realität ist das leider nicht so, da Ströme im pA- bis fA (bei guten MOS-FETs) über die Isolierschicht am Gate fließen. Kannst du z. B. mit dem Keithley 6517A (http://www.keithley.com/main.jsp?action=productdetail&mn=6517A&type=Low%20Current/High%20Resistance%20Measurement%20Products&subtype=Electrometers&clickPath=Products%5ELow+Current%2FHigh+Resistance+Measurement+Products^Electrom eters) messen, wird aber nicht ganz billig werden! ;D

MFG,
B. W.

[robbitop]

@Stefan

ad 2.)
ja das ist der korrekte logische Schluss aus meinen Formulierungen

[Benedikt]

Original geschrieben von Iwan
achso ist das, mein freund (is an einer schule für elektro-technik) hat mir erklärt, das bei sinkendem leiter-durchschnitt der elektrische widerstand ansteigt. hat er sich wohl geirrt.

vielen dank legolas.

Korrekt.

MFG,
B. W.

[BlackBirdSR]

Nur mal so nebenbei.. weil hier ja nur von Leckströmen und Leiterbahnen gerdedet wird.

Bei kleineren Strukturgrößen sinkt die effektive Länge des Transistorkanals und damit ist die Spannung niedriger bei der der Transistor schaltet.
Somit kann man die Spannung senken.

Zusammen mit den anderen Effekten ergibt sich dann die Absenkung.

[Benedikt]

Nähere Infos zu MOSFETs:

http://de.wikipedia.org/wiki/MOSFET

MFG,
B. W.

[BlackBirdSR]

Original geschrieben von robbitop
Die Lösung diess Problems wird ab 45nm eingeführt mit den High K Metal Oxide Gates.

es um die 12 Faktoren für Leckströme.

Leckströme ins Substrat und Gate Leckströme vom Gate in den Kanal sind nur 2 davon.
SOI MINDERT die Leckströme ins Substrat, high-k MINDERT Leckströme vom Gate in den Kanal.
Gelöst wird dadruch leider gar nichts, nur aufgeschoben.

Edit: low-k durch high-k ersetzt

[Benedikt]

Original geschrieben von BlackBirdSR
es um die 12 Faktoren für Leckströme.

Leckströme ins Substrat und Gate Leckströme vom Gate in den Kanal sind nur 2 davon.
SOI MINDERT die Leckströme ins Substrat, high-k MINDERT Leckströme vom Gate in den Kanal.
Gelöst wird dadruch leider gar nichts, nur aufgeschoben.

Edit: low-k durch high-k ersetzt

Was ist eigentlich mit high-k gemeint? Material mit hohem spezifischen Widerstand?

MFG,
B. W.

[mrdigital]

Mit k ist die Dieelektrizitätskonstante gemeint. Es ist eine Materialeigenschaft und beschreibt den Faktor um den die Kapazität eines Kondensators zunimmt / abnimmt wenn man das Volumen zwischen den Platten mit diesem Material auffüllt. Gemeinsam ist allen, das es Isolatoren sind! Der physikalische Effekt, der dem zugrunde liegt ist die Polarisation.
http://en.wikipedia.org/wiki/Polarization_%28electrostatics%29

[Benedikt]

Original geschrieben von mrdigital
Mit k ist die Dieelektrizitätskonstante gemeint. Es ist eine Materialeigenschaft und beschreibt den Faktor um den die Kapazität eines Kondensators zunimmt / abnimmt wenn man das Volumen zwischen den Platten mit diesem Material auffüllt. Gemeinsam ist allen, das es Isolatoren sind! Der physikalische Effekt, der dem zugrunde liegt ist die Polarisation.
http://en.wikipedia.org/wiki/Polarization_%28electrostatics%29

Aber dann müsste high-k ja bedeuten, dass die (relative) Dielektrizitätskonstante dieses besagten Materials ja höher wäre, was aber durch die oben genannte Formel zu einer höheren Kapazität führen würde. Dies würde sich bei hohen Arbeitsfrequenzen (durch den abnehmenden Blindwiderstand eines Kondensators bei höheren Frequenzen) aber durch einen höheren Leitwert des Materials äußern. Ergo: Es würde ein größerer Leckstrom fließen!

Denkfehler?

MFG,
B. W.

[Benedikt]

Original geschrieben von BlackBirdSR
es um die 12 Faktoren für Leckströme.

Leckströme ins Substrat und Gate Leckströme vom Gate in den Kanal sind nur 2 davon.
SOI MINDERT die Leckströme ins Substrat, high-k MINDERT Leckströme vom Gate in den Kanal.
Gelöst wird dadruch leider gar nichts, nur aufgeschoben.

Edit: low-k durch high-k ersetzt

Sicher, dass es nicht low-k heißen sollte? Weil dann wäre nämlich der erzielbare Widerstand der Isolierschicht bei hohen Frequenzen größer (geringere rel. Dielektrizitätskonstante).

MFG,
B. W.

[freund]

Original geschrieben von Benedikt
Korrekt.

MFG,
B. W.

ne eben ned oO

oder bin ich nu nur noch doof oder wie?

[robbitop]

ja es soll High K heissen.

Momentan sind die Leckströme im Substrat wohl sehr markant in dem Grenzbereich in dem wir uns bewegen und uns bewegen werden.

[Benedikt]

Original geschrieben von robbitop
ja es soll High K heissen.

Momentan sind die Leckströme im Substrat wohl sehr markant in dem Grenzbereich in dem wir uns bewegen und uns bewegen werden.

???
Hast du meine Frage von vorher gelesen?

MFG,
B. W.

[Mave@Work]

Original geschrieben von freund
ne eben ned oO

oder bin ich nu nur noch doof oder wie?

Die Aussage von Legolas ist eben wie du schon erkannt hast nicht korrekt.

Das man die Spannung runtersetzten kann kommt unter anderem durch die kürzere Kanallänge.

[BlackBirdSR]

Original geschrieben von Benedikt
Sicher, dass es nicht low-k heißen sollte? Weil dann wäre nämlich der erzielbare Widerstand der Isolierschicht bei hohen Frequenzen größer (geringere rel. Dielektrizitätskonstante).

MFG,
B. W.

Mit sinkender Strukturbeite und kleineren Kanälen müssen auch auch die Anzahl an Atomlagen der Gate-Kanal isolation sinken.
Momentan ist das noch SiO2

Wie Steve schon gesagt hat, werden solche Schichten dann durchstoßen und führen zu Lecks.
Besonders jetzt bei 90nm und darunter sind Gate-Leckströme einer der entscheidenden Faktoren, nachdem man mit SOI ja ein paar Lecks entschärfen konnte.

Um den Gate-Lecks beizukommen benötigt man ein Material, das hohe Kapazität aufweist, und damit eine größere Barriere zwischen Gate und Kanal schaffen kann.
Hier will man explizit eine große Kapazität, im Gegensatz zur Isolation der Metallisierung.
Diese sogenannten high-K Schichten sind dann optimlalerweise noch in der Lage, die gleichen Eigenschaften wie SiO2 bei größere Schichtdicke aufzuweisen. Man kann also doppelt vorbeugen.

Leider sieht es in der Praxis so aus, dass viele high-k Schichten die Beweglichkeit im Kanal stark einschränken. Also genau dem entgegenwirken, was Intel mit Strained Silicon erreicht hat. Man braucht halt noch ein paar Jahre dafür.

PS: keine Garantier auf vollständige Korrektheit. Aber wenn ich das noch richtig im Kopf habe, sollte das schon stimmen.

[mrdigital]

Original geschrieben von Benedikt
Aber dann müsste high-k ja bedeuten, dass die (relative) Dielektrizitätskonstante dieses besagten Materials ja höher wäre, was aber durch die oben genannte Formel zu einer höheren Kapazität führen würde. Dies würde sich bei hohen Arbeitsfrequenzen (durch den abnehmenden Blindwiderstand eines Kondensators bei höheren Frequenzen) aber durch einen höheren Leitwert des Materials äußern. Ergo: Es würde ein größerer Leckstrom fließen!

Denkfehler?

MFG,
B. W.
nein kein Denkfehler, das stimmt auch. Man muss da einen Kompromiss finden zwischen steigender Kapazität (und den damit verbundenen Nachteilen) und sinkendem Lekstrom durch die bessere Isolierfähigkeit des High-K Materials. Das mit dem Blindwiderstand ist aber nicht das Problem, sondern dass diese Kapazitäten umgeladen werden müssen und dabei eben Ströme fließen. Und wo ein Strom fließ gibts auch einen Widerstand und damit auch Verlußte.

[BlackBirdSR]

Original geschrieben von mrdigital
nein kein Denkfehler, das stimmt auch. Man muss da einen Kompromiss finden zwischen steigender Kapazität (und den damit verbundenen Nachteilen) und sinkendem Lekstrom durch die bessere Isolierfähigkeit des High-K Materials. Das mit dem Blindwiderstand ist aber nicht das Problem, sondern dass diese Kapazitäten umgeladen werden müssen und dabei eben Ströme fließen. Und wo ein Strom fließ gibts auch einen Widerstand und damit auch Verlußte.

vorsicht..
wie wollen explizit eine hoihe Kapazität am Gate.

Wir brauchen Ladung zum Umladen und eine kleine Einsetztspannung, und die bestimmt sich ja zu Q=Cg * Ug
Uth für den Grenzwert Ein/Aus folft dann daraus.

Wenn wir unsere Gatespannung senken wollen, muss die Kapazität hoch.

[mrdigital]

Original geschrieben von BlackBirdSR
vorsicht..
wie wollen explizit eine hoihe Kapazität am Gate.

Wir brauchen Ladung zum Umladen und eine kleine Einsetztspannung, und die bestimmt sich ja zu Q=Cg * Ug
Uth für den Grenzwert Ein/Aus folft dann daraus.

Wenn wir unsere Gatespannung senken wollen, muss die Kapazität hoch.
Sry, das glaub ich nicht. Idealerweise hätte ein Gate gar keine Kapazität. Je grösser die Gatekapazizät, umso mehr Ladung muss ich doch auf das Gate draufpacken oder wieder wegschaffen. Die Zeit bzw. der Strom entsteht doch über i = q / t. D.h. bei steigender Ladnugsmenge und gleicher (sinkender?) Umladezeit steigt der Strom weiter an.

[robbitop]

@Benedikt
der 2. Teil war nicht an dich gerichtet ;)

[BlackBirdSR]

Original geschrieben von mrdigital
Sry, das glaub ich nicht. Idealerweise hätte ein Gate gar keine Kapazität. Je grösser die Gatekapazizät, umso mehr Ladung muss ich doch auf das Gate draufpacken oder wieder wegschaffen. Die Zeit bzw. der Strom entsteht doch über i = q / t. D.h. bei steigender Ladnugsmenge und gleicher (sinkender?) Umladezeit steigt der Strom weiter an.

Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten ;)

[Benedikt]

Original geschrieben von BlackBirdSR
Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten ;)

Der Widerstand eines Kondensators ist abhängig von der Kapazität und der Frequenz, also XC=1/(Omega*C) .

Verwenden wir also für die Isolierschicht am Gate ein Material mit hoher relativer Dielektrizitätskonstante, so wird die Kapazität größer, demnach auch die gespeicherte Ladung und auch die Be- und Entladeströme.

Für mich sind das dann höhere Leckströme, nicht niedrigere!

Und dass eine hohe Kapazität besser isoliert als eine niedrige Kapazität, das musst du mir noch mal erklären. Bei DC kannst du höchstens meinen, und das hängt dann IMO auch hauptsächlich von der Dicke des Dielekriums ab.
Was ich damit sagen will ist: Hat ein Material mit höherer Dielktrizitätskonstante automatisch einen höheren Widerstand? Wohl kaum, schau dir Wasser an - das hat keinen besonders hohen Widerstand aber ein Epsilon-R von 78!


MFG,
B. W.

[Benedikt]

Original geschrieben von BlackBirdSR
Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten ;)

Du erhältst immer eine Kapazität, wenn du eine Isolierschicht zwischen 2 gegensätzlich beladenen Polen einziehst ... :)
Und du erhältst ein elektrisches Feld dazwischen, und so funktioniert der FET ja auch, es bildet sich beim N-Kanal-Typ ein leitfähiger Kanal (zwischen Source und Drain), eben durch das elektrische Feld zwischen Gate und Backplane.

Verwendest du jetzt einen MOSFET mit höherem Eingangswiderstand (= bessere Isolierschicht am Gate), ist das doch nur positiv, oder? Und dazu noch eine niedrigere Eingangskapazität, und unser MOSFET eignet sich besser für höhere Schaltfrequenzen. :)

MFG,
B. W.

[mrdigital]

Original geschrieben von BlackBirdSR
Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten ;)
Um die Inversion so bekommen braucht man eine Feldstärke, das man dabei eine Kapazität braucht, um diese zu erzeugen ist ja eigentlich unerwünscht. Also möchte man die Gatekapazität so klein wie nur irgend möglich halten. Die höhere Kapazität ist dabei ein unerwünschter Nebeneffekt der höheren Isolationsfähigkeit / Dielektrizität vom High-K. Wie gesagt, ein Kompromiss zwischen gerade noch erträglicher Kapazität (die ja maßgeblich die Schaltzeit und den Umladestrom bestimmt) und dem Leckstrom vom Gate in den Kanal hinein.
Wieso sollte man hier also eine große Kapazität benötigen?

[ow]

Original geschrieben von mrdigital
Um die Inversion so bekommen braucht man eine Feldstärke, das man dabei eine Kapazität braucht, um diese zu erzeugen ist ja eigentlich unerwünscht.


Hey, sag nur du willst uns jetzt zeigen, wie man eine E-Feld ohne Kapazitaet erzeugt? Waerst der erste, dem das gelaenge.;);)

[ow]

Original geschrieben von BlackBirdSR
Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten ;)

Exakt.
Ohne Kapazitaet keine Ladungsspeicherung, also im Falle des FET auch kein Transistor.

[nochmal der freund]

Original geschrieben von Benedikt
Der Widerstand eines Kondensators ist abhängig von der Kapazität und der Frequenz, also XC=1/(Omega*C) .

Verwenden wir also für die Isolierschicht am Gate ein Material mit hoher relativer Dielektrizitätskonstante, so wird die Kapazität größer, demnach auch die gespeicherte Ladung und auch die Be- und Entladeströme.

Für mich sind das dann höhere Leckströme, nicht niedrigere!

Und dass eine hohe Kapazität besser isoliert als eine niedrige Kapazität, das musst du mir noch mal erklären. Bei DC kannst du höchstens meinen, und das hängt dann IMO auch hauptsächlich von der Dicke des Dielekriums ab.
Was ich damit sagen will ist: Hat ein Material mit höherer Dielktrizitätskonstante automatisch einen höheren Widerstand? Wohl kaum, schau dir Wasser an - das hat keinen besonders hohen Widerstand aber ein Epsilon-R von 78!


MFG,
B. W.

Wohl kaum, schau dir Wasser an - das hat keinen besonders hohen Widerstand aber ein Epsilon-R von 78!

... versuch mal nen strom duch destiliertes wasser zu schicken.. also da ist schon nen bisl widerstand :> vllt verwechselst du normales leitungswasser und H2O

[mrdigital]

Original geschrieben von ow
Hey, sag nur du willst uns jetzt zeigen, wie man eine E-Feld ohne Kapazitaet erzeugt? Waerst der erste, dem das gelaenge.;);)
Ich hab nicht gesagt, dass es geht, nur das die Kapazität nicht erwünscht ist ;) Hab ich aber auch so geschrieben...

[mrdigital]

Original geschrieben von Benedikt
Der Widerstand eines Kondensators ist abhängig von der Kapazität und der Frequenz, also XC=1/(Omega*C) .

Verwenden wir also für die Isolierschicht am Gate ein Material mit hoher relativer Dielektrizitätskonstante, so wird die Kapazität größer, demnach auch die gespeicherte Ladung und auch die Be- und Entladeströme.

Für mich sind das dann höhere Leckströme, nicht niedrigere!

Und dass eine hohe Kapazität besser isoliert als eine niedrige Kapazität, das musst du mir noch mal erklären. Bei DC kannst du höchstens meinen, und das hängt dann IMO auch hauptsächlich von der Dicke des Dielekriums ab.
Was ich damit sagen will ist: Hat ein Material mit höherer Dielktrizitätskonstante automatisch einen höheren Widerstand? Wohl kaum, schau dir Wasser an - das hat keinen besonders hohen Widerstand aber ein Epsilon-R von 78!


MFG,
B. W.
Die Be- und Entladeströme sind nicht die Leckströme!

[ow]

Original geschrieben von mrdigital
Ich hab nicht gesagt, dass es geht, nur das die Kapazität nicht erwünscht ist ;) Hab ich aber auch so geschrieben...

Die Kapazitaet ist hier aber erwuenscht, denn ohne sie gibt es keine FETs.
Du kannst das nicht einfach trennen und sagen du willst einen FET ohne Gatekapazitaet.;)

[fragomatic]

Wie gesagt, hätte das Gate keine Kapazität, würde im Kanal keine Inversion stattfinden und dein Transistor könnte nicht schalten

Aber ist es nicht so, dass durch die kleineren Strukturen auch die Feldstärke kleiner sein kann? Immerhin müssen die Ladungsträger im Kanal ja nicht mehr so weit bewegt werden.

Oder mach ich da nen Denkfehler?

[mrdigital]

Original geschrieben von ow
Die Kapazitaet ist hier aber erwuenscht, denn ohne sie gibt es keine FETs.
Du kannst das nicht einfach trennen und sagen du willst einen FET ohne Gatekapazitaet.;)
Na klar will ich einen FET ohne Gate Kapazität. Da es den halt nicht gibt, nehme ich alternativ eben den mit der kleinstmöglichen, dass wollt ich damit sagen. Die Kapazität ist ein unerwünschter (aber unvermeidlicher) Nebenefekt, aber an sich will ich keine Kapazität haben. Wenn ich aber die Idee habe, wie man es ohne machen kann, dann werd ich das nicht als erstes hier im Forum posten ;)

[Benedikt]

Original geschrieben von mrdigital
Na klar will ich einen FET ohne Gate Kapazität. Da es den halt nicht gibt, nehme ich alternativ eben den mit der kleinstmöglichen, dass wollt ich damit sagen. Die Kapazität ist ein unerwünschter (aber unvermeidlicher) Nebenefekt, aber an sich will ich keine Kapazität haben. Wenn ich aber die Idee habe, wie man es ohne machen kann, dann werd ich das nicht als erstes hier im Forum posten ;)

Trotzdem hat mir noch keiner erklären können, warum high-k im speziellen besprochenen Fall trotz Erhöhung der Gatekapazität eine Verbesserung darstellen soll, und warum der Gesamtstrom über diese besagte Gatekapazität sich nicht erhöhen soll. Und warum das nix mit dem kapazitiven Blindwiderstand zu tun haben soll (der Widerstand zwischen Gate und Kanal wird sicher durch die Wirkung der höheren Kapazität herabgesetzt, da kann mir keiner was erzählen), da warte ich auch noch auf deine Erklärung! :)

MFG,
B. W.

/edit: formulierung geändert...

[Benedikt]

/edit: gelöscht

[ow]

Original geschrieben von mrdigital
Na klar will ich einen FET ohne Gate Kapazität. Da es den halt nicht gibt, nehme ich alternativ eben den mit der kleinstmöglichen, dass wollt ich damit sagen. Die Kapazität ist ein unerwünschter (aber unvermeidlicher) Nebenefekt, aber an sich will ich keine Kapazität haben. Wenn ich aber die Idee habe, wie man es ohne machen kann, dann werd ich das nicht als erstes hier im Forum posten ;)

mrdigital

Mich stört, dass du immer von "unerwünschtem Nebeneffekt" redest wobei es sich doch in Wirklichkeit um das Funktionsprinzip eines FET handelt.
Ohne Ladungsträger gibt es nun mal kein elektrisches Feld.

[mrdigital]

Original geschrieben von Benedikt
Trotzdem hat mir noch keiner erklären können, warum high-k im speziellen besprochenen Fall trotz Erhöhung der Gatekapazität eine Verbesserung darstellen soll, und warum sich dadurch die verursachten Be- und Entladeströme dieser besagten Gatekapazität nicht erhöhen sollen. Und warum das nix mit dem kapazitiven Blindwiderstand zu tun haben soll (der Widerstand zwischen Gate und Kanal wird sicher durch die Wirkung der höheren Kapazität herabgesetzt, da kann mir keiner was erzählen), da warte ich auch noch auf deine Erklärung! :)

MFG,
B. W.
Ob sich die Gatekapazität erhöt wird, ist die Frage. Man muss ja immer fragen, vergrössert im Vergleich zu was? Wenn man 0,18µm nach 0,13µm geht, dann hat man ja eine kleinere Kapazität wegen der kleineren Geometrie. Wenn man dann mit high-k kommt, dann sinkt die Kapazität eben nicht so stark, wie man sie hätte über die Geometrie verkleinern können, aber sie ist ja nicht gestiegen. Dadurch werden die Ströme nicht weniger, aber die damit transportierte Energie, denn man kann ja wegen der Strukturverkleinerung immerhin die Spannungen senken, die auch noch quadratisch in die Energiebilanz eingeht.
Man spricht hier eigentlich nie von einem Blindwiderstand, denn man tut so, als ob es sich um ein statisches Problem handeln würde. Aber das ist eine Frage des Betrachtungsstandpunktes, denn man kann schon von einem Blindwiderstand zwischen Gate und Bulk sprechen, aber wie gesagt, man behandelt es eigentlich wie ein Gleichstromproblem, bzw diese Modellvorstellung mit dem Blindwiderstand bringt mir hier nichts, denn es interessiert ja nunmal einfach nicht, da ich nicht Wechelspannungen vom Gate in den Bluk fliessen lassen will ;)

[mrdigital]

Original geschrieben von ow
mrdigital

Mich stört, dass du immer von "unerwünschtem Nebeneffekt" redest wobei es sich doch in Wirklichkeit um das Funktionsprinzip eines FET handelt.
Ohne Ladungsträger gibt es nun mal kein elektrisches Feld.
Hmm das wird nun philosophisch ;)
Für das Funktionsprinzip des FET brauche ich das Feld. Wo das herkommt ist ja erstmal wurscht. Dass man das Feld halt leider nur und ausschliesslich über Ladungsträger und damit über eine Kapazität erzeugen kann, ist eben leider so. Deswegen möchte ich ja eigentlich auch keine Kapazitäten haben, denn diese Kapazitätsbeläge sind ja nun wirklich nicht erwünscht, ausser in Spezialfällen in der HF oder in DRAMs oder sowas. Deswegen spreche ich von "unerwünschten Nebeneffekten", denn wenn man es anders machen könnte, dann würde man das ja auch sofort machen um diese Kapaziäten los zu werden.

[Benedikt]

Original geschrieben von mrdigital
Ob sich die Gatekapazität erhöt wird, ist die Frage. Man muss ja immer fragen, vergrössert im Vergleich zu was? Wenn man 0,18µm nach 0,13µm geht, dann hat man ja eine kleinere Kapazität wegen der kleineren Geometrie. Wenn man dann mit high-k kommt, dann sinkt die Kapazität eben nicht so stark, wie man sie hätte über die Geometrie verkleinern können, aber sie ist ja nicht gestiegen. Dadurch werden die Ströme nicht weniger, aber die damit transportierte Energie, denn man kann ja wegen der Strukturverkleinerung immerhin die Spannungen senken, die auch noch quadratisch in die Energiebilanz eingeht.
Man spricht hier eigentlich nie von einem Blindwiderstand, denn man tut so, als ob es sich um ein statisches Problem handeln würde. Aber das ist eine Frage des Betrachtungsstandpunktes, denn man kann schon von einem Blindwiderstand zwischen Gate und Bulk sprechen, aber wie gesagt, man behandelt es eigentlich wie ein Gleichstromproblem, bzw diese Modellvorstellung mit dem Blindwiderstand bringt mir hier nichts, denn es interessiert ja nunmal einfach nicht, da ich nicht Wechelspannungen vom Gate in den Bluk fliessen lassen will ;)

Klar, eine richtige Wechselspannung ist das nicht. Aber bei entsprechend schnellen EIN/AUS-Schaltvorgängen kann das schon mal aussehen wie eine Wechselspannung, oder besser gesagt: eine veränderliche Gleichspannung 0->EIN->0->EIN->...
:)

MFG,
B. W.

[Benedikt]

Kann man also sagen, dass das high-k-Material seine positiven Eigenschaften dadurch erhält, dass es eine bessere Isolierschicht abgibt --> höherer Widerstand.
Warum streicht man aber dann im Namen schon heraus, dass es sich um ein Material mit höherer rel. Dielektrizitätskonstante handelt, wo das doch gar nicht erwünscht ist?
Ist doch irreführend, einen Effekt herausstreichen, der eigentlich parasitär wirkt, oder?

MFG,
B. W.

[mrdigital]

ja, ich denke, dass könnt man so sagen :)
Was heisst da irreführend, das ist ja auch schließlich ein Parameter, der für die Allgemeinheit reichlich uninteressant ist und mit dem eh nur wenige Experten oder ein paar E-Technik Studenten was anfangen können. Bei einem Auto ist es einen Kunden ja auch recht wurscht aus welcher Speziallegierung die Kolben gemacht sind, solange sie ihren Zweck erfüllen. Der geneigte "Spezialist" wird sich dann schon seine Gedanken über high und low K machen, zumal das ja eh eine recht willkürliche Festlegung ist.

[Benedikt]

Original geschrieben von mrdigital
ja, ich denke, dass könnt man so sagen :)
Was heisst da irreführend, das ist ja auch schließlich ein Parameter, der für die Allgemeinheit reichlich uninteressant ist und mit dem eh nur wenige Experten oder ein paar E-Technik Studenten was anfangen können. Bei einem Auto ist es einen Kunden ja auch recht wurscht aus welcher Speziallegierung die Kolben gemacht sind, solange sie ihren Zweck erfüllen. Der geneigte "Spezialist" wird sich dann schon seine Gedanken über high und low K machen, zumal das ja eh eine recht willkürliche Festlegung ist.

Nein, darum geht's mir nicht. Mir geht es darum, dass man high-k herausstreicht, obwohl ja high-R der eigentliche Vorzug ist. Wie, wenn man für einen Prozessor wirbt, der radikal neu ist, weil er pink angemalt ist. Dass er aber die doppelte Taktfrequenz hat (was eigentlich das tolle neue Feature ist), geht unter.

MFG,
B. W.

[anorakker]

also alle formeln, die ich auf die schnelle mal wieder aus meinen ordnern gekramt habe, sagen mir eines : ein höheres Cox (also gatekapazität, hier oxid, weil normalerweise sio2), verbessert die schalteigenschaften eines mosfets. sei es nun Vt, der sättigungstrom oder der subthreshold slope (wichtig für leckstrom)

und wenn ich das richtig sehe, beisst sich der hund da auch in den schwanz : eine hohes Cox ergibt eine bessere stromtreiberfähigkeit des fets, was aber auch gleichzeitig für das "stärkere" umladen der gatekapzität benötigt wird..
inwiefern das ganze gemäss der "scaling down" regeln skaliert kann wohl nur nen echter profi beantworten...

[mrdigital]

Die bessere Stromtreibereigenschaft, bei größerem Cgate, sollte ja wegen dem größeren Feld kommen, der Transistor geht schneller in Sättigung, bzw. der Kanal ist weiter, daher kommt der bessere Stromtreiber, aber wenn der Kanal weiter ist, muss ja auch die Gate Elektrode eine grössere Fläche überdecken --> grösseres Cgate
Wie nun genau der Kompromiss zwischen gutem Stromtreiber (hohes Cgate) und kurzer Schaltzeit (kleines Cgate) zu finden ist, ist sicherlich Expertenfeintuning, genau das ist ja das große Know-How der Chipbäcker. Die prinzipiellen Designregeln bekommt man ja noch an der Uni erzählt, wie man die dann in der Realität auch umsetzt dann halt nicht ;)

/edit: Ergänzung

[Stone2001]

AFAIK ist der eigentliche Grund, warum man high-k-Dielektrika verwendet folgender (muß dazu etwas weiter ausholen):
Bei der Skalierung (mit Skalierungskonstante S < 1) soll das funktionale Verhalten (Kennlinie) des Transistors erhalten bleiben. Um das zu erreichen, muß man u.a. auch die Dicke des Gateoxids um den Faktor S verringern (tox' = tox * S). Bei den immer kleiner werdenden Strukturen wird das Gateoxid also immer dünner. Aber je dünner das Gateoxid wird, desto größer wird die Chance, das die Elektronen durch das Gateoxid durchtunneln, ein Effekt den man absolut nicht haben will. Indem man jetzt das Gateoxid (normalerweise SiO2) durch ein Material mit höher Dielektrizitätskonstante ersetzt, kann man die Gatedicke wieder erhöhen, was die Wahrscheinlichkeit des Durchtunnelns wieder verrignert, ohne das sich das Verhalten des Transistors ändert.

[anorakker]

scheinst recht zu haben (obwohl das tunneln manchmal auch gewollt ist, siehe flashspeicher ;) )
hab da ne alte pessemitteilung gefunden (nov. 2003)

quote :
....
Während die Siliziumdioxidschicht im Gate bis auf fünf Atomebenen reduziert wurde, um den Transistor noch schneller schalten lassen zu können, tunneln Elektronen durch diese Oxischicht und verursachen im On-Zustand eine entsprechende Verlustleistung. Der Wechsel zu einem High-k-Material wird den Leistungsverlust während des Schaltvorgangs zwar reduzieren, aber die Verlustleistung im Sperrzustand nur wenig verbessern.

Professor T.P. Ma von der Yale University, eine Autorität in Sachen Gateoxid-Techniken kommentiert: "Es ist bemerkenswert, dass sich Intel für diese Materialien entschieden hat. Das ist eine große Veränderung. Natürlich fragt sich die Halbleiterindustrie, welche Materialien es nun sind. Diese Ankündigung eröffnet das Rennen zwischen den wichtigen Halbleiterlieferanten, um auf ein High-k-Oxid umzusteigen."

Sunlin Chou, Senior Vice President und General Manager der Technology and Manufacturing Group von Intel, sieht den Fall so: "Wir gehen davon aus, dass es sich in diesem Fall um die erste überzeugende Demonstration handelt, dass diese Industrie diese neue Materialien verwenden kann. Wir sind zuversichtlich, auch weiterhin Transistoren verkleinern zu können."

Die Suche nach einem Ersatz für Siliziumdioxid ist laut Chou bisher auf viele Schwierigkeiten gestoßen. Die High-k-Oxide wie Hafniumoxid, Zirkoniumoxid und andere verursachen eine verminderte Ladungsträgermobilität im Kanal unterhalb des Gateoxids. Hinzu kam, dass die Sperrspannung nur sehr schwer festgelegt werden konnte, speziell bei den PMOS-Transistoren.

Intel und andere Unternehmen stellten fest, dass Polysilizium weitgehend inkompatibel mit unterschiedlichen High-k-Materialien ist. Das führte zu den besagten zwei Maßnahmen: Ersatz des Polysiliziums als Gatelektrode, da Siliziumdioxid mehr und mehr zugunsten von High-k-Materialien ersetzt wird. Um die Arbeitsfunktion der NMOS- und PMOS-Elektroden zu optimieren, wird Intel zwei unterschiedliche Metalle verwenden, die Chou und andere aber nicht benennen wollten.
...

hier das ganze :
http://www.eetimes.de/semi/news/showArticle.jhtml?articleID=19503947

[GloomY]

Nochmal zum Thema "Kapazität oder nicht Kapazität" bei MOSFETs und High-k:

Man möchte möglichst keine Kapazität im Kanal selbst, also zwischen Source und Drain. Eine Kapazität würde dort den Effekt haben, dass man Ladungen beim Source in den Kanal reinpumpen kann, ohne dass welche den Kanal beim Drain verlassen würden (bzw. erst nach einiger Zeit). Das verlangsamt die Durchschaltgeschwindigkeit, was nicht wünschenswert ist.

Auf der anderen Seite ist aber eine hohe Kapazität zwischen Gate und Kanal (!) wünschenswert, da damit ja das elektrische Feld aufgebaut wird. Dieses macht die Ladungsträger durch Polarisation im Kanal frei und bewegt den Transistor damit zum Durchschalten. Eine hohe Kapazität zwischen Gate und Kanal sorgt bei gleicher Spannung dafür, dass mehr Ladungsträger durch das elektrische Feld polarisiert werden. Damit werden mehr Ladungsträger im Kanal frei verfügbar, was die Schaltgeschwindigkeit erhöht.

D.h. möglichst keine Kapazität im Kanal, aber möglichst große Kapazität zwischen Kanal und Gate. :)


@ Benedikt: Man kann beim Einsatz von High-k Gate-Oxiden bei gleichen Abmessungen und gleicher Spannung ein stärkeres elektrisches Feld erzeugen. Wenn man gleichzeitig den Abstand vom Gate zum Kanal vergrößert, hat man ein gleichstarkes elektrisches Feld, aber weniger Tunneleffekte und damit weniger Leckströhmen. Die Betrachtung, dass High-k eigentlich eine Maßnahme ist, die den Widerstand beeinflusst, ist somit nur bei Vergrößerung der Abstände zwischen Gate und Kanal der Fall. Im eigentlichen Sinne beeinflusst High-k aber doch nur die Kapazität. Man kann aber Kapazität gegen Widerstand tauschen, wenn man die Abstände verändert :)

[Benedikt]

Original geschrieben von GloomY
Nochmal zum Thema "Kapazität oder nicht Kapazität" bei MOSFETs und High-k:

Man möchte möglichst keine Kapazität im Kanal selbst, also zwischen Source und Drain. Eine Kapazität würde dort den Effekt haben, dass man Ladungen beim Source in den Kanal reinpumpen kann, ohne dass welche den Kanal beim Drain verlassen würden (bzw. erst nach einiger Zeit). Das verlangsamt die Durchschaltgeschwindigkeit, was nicht wünschenswert ist.

Auf der anderen Seite ist aber eine hohe Kapazität zwischen Gate und Kanal (!) wünschenswert, da damit ja das elektrische Feld aufgebaut wird. Dieses macht die Ladungsträger durch Polarisation im Kanal frei und bewegt den Transistor damit zum Durchschalten. Eine hohe Kapazität zwischen Gate und Kanal sorgt bei gleicher Spannung dafür, dass mehr Ladungsträger durch das elektrische Feld polarisiert werden. Damit werden mehr Ladungsträger im Kanal frei verfügbar, was die Schaltgeschwindigkeit erhöht.

D.h. möglichst keine Kapazität im Kanal, aber möglichst große Kapazität zwischen Kanal und Gate. :)


@ Benedikt: Man kann beim Einsatz von High-k Gate-Oxiden bei gleichen Abmessungen und gleicher Spannung ein stärkeres elektrisches Feld erzeugen. Wenn man gleichzeitig den Abstand vom Gate zum Kanal vergrößert, hat man ein gleichstarkes elektrisches Feld, aber weniger Tunneleffekte und damit weniger Leckströhmen. Die Betrachtung, dass High-k eigentlich eine Maßnahme ist, die den Widerstand beeinflusst, ist somit nur bei Vergrößerung der Abstände zwischen Gate und Kanal der Fall. Im eigentlichen Sinne beeinflusst High-k aber doch nur die Kapazität. Man kann aber Kapazität gegen Widerstand tauschen, wenn man die Abstände verändert :)

Hmm, klingt einleuchtend.

Also nochmal zusammenfassend: High-k erhöht einerseits die erzielbare Gate-Kanal-Kapazität, wodurch man mehr Ladungsträger im Kanal (bei gleicher Spannung) zur Bildung eines leitfähigen Kanals zur Verfügung hat.
Andererseits kann man für gleichbleibende Kapazität die Dicke d um den Betrag des höheren Epsilon-R (?) erhöhen, wodurch man weniger tunnelnde Elektronen und damit niedrigere Leckströme erhält.

Dankeschön für deine Erklärung, ich hoffe ich hab's jetzt richtig erfasst.

Jetzt möchte ich nur noch wissen, ob ich mit meiner Theorie, dass die höhere Gatekapazität bei schnellen Schaltvorgängen einen niedrigeren Widerstand aufweist und dadurch die "leistungslose" Spannungssteuerung verschlechtert wirklich so daneben liege?

MFG,
B. W.

/edit: rein theoretisch müssten sich doch auch bei der entsprechend höheren Gatekapazität die auftretenden Ströme in der Zuleitung zum Gate dementsprechend erhöhen, oder?

[GloomY]

Hmm, nein. Alles zurück, vieles falsch, kaum was richtig... http://www.forum-3dcenter.org/vbulletin/images/smilies/frown.gif

Zur besseren Lesbarkeit habe ich mal alles Nicht-relevante entfernt.
Start of #3dcenter buffer: Fri Jul 23 22:28:41 2004[20:57] * Now talking in #3dcenter
[20:57] * Topic is '-=: http://www.3dcenter.org/ .::. Die zukünftige CPU-Entwicklung bei Intel:
http://www.3dcenter.org/artikel/2004/07-14_a.php :=-'
[20:57] * Set by Sephirot on Mon Jul 19 23:10:25
[20:57] -Q- [#3dcenter] No Spamming/Flooding/Beleidigen, sonst Kickban||Have fun in 3dcenter
[20:57] * Q sets mode: +o GloooomY
[20:57] <GloooomY> Oy Oy!
[20:58] <mrdigital> hi gloomy!
[20:58] <GloooomY> Hi, Dr. Digital :D
[20:58] <mapel110> hi GloooomY
[20:58] <GloooomY> mapel011 :)
[20:58] <mrdigital> sag gloomy sollen wir einen artikel über cmos schreiben?
[20:58] <mapel110> ich fand die zahlen sehr interessant
[20:59] <GloooomY> Dr. Digital: Öhm, ich weiss nicht, sooo fit bin ich dann vielleicht doch nicht...
[20:59] <GloooomY> das ist alles mehr so gut verpacktes Halbwissen ;)
[20:59] <mrdigital> GloooomY ich muss dir eh noch widersprechen ;)
[21:00] <mrdigital> abe rich wollt das vielleicht in einen grösseren post paccken
[21:00] <GloooomY> Dr. Digital: Dann widersprich' ruhig
[21:00] <mrdigital> Cgate sollte immer klein sein
[21:00] <mrdigital> wegen der zeit die es zum umladen braucht
[21:01] <GloooomY> Ich fühle mich auf dem Gebiet nicht so sehr sicher, das ist mir dann doch zu
"Low-Level" ;)
[21:01] <mrdigital> hehe
[21:01] <GloooomY> was genau ist "CGate"?
[21:01] <mrdigital> die Kapazität des Gates
[21:02] <mrdigital> also Gate gegen den Kanal bzw den Bulk
[21:02] <GloooomY> Dr. Digital: hmm, und warum sollte CGate denn klein sein?
[21:03] <mrdigital> damit man es schnell laden kann
[21:03] <mrdigital> die feldstärke hängt ja von der spannung ab
[21:03] <GloooomY> ja, die Spannung ist fest
[21:04] <mrdigital> jein
[21:04] <mrdigital> stell dir ein Cgate auf Low Pegel vor
[21:04] <mrdigital> und nun willst nach High
[21:04] <GloooomY> okay, dann pumpe ich ein paar Elektronen ab :)
[21:04] <mrdigital> und nun braucht es eben ne weile, bis Cgate geladen ist und somit HighPegel anliegt
[21:05] <GloooomY> Hmm, Dr. Digital: Lass' uns mal spezifizieren ob wir über einen PMOS oder einen NMOS
Transistor reden
[21:05] <mrdigital> das ist wurscht GloooomY
[21:06] <mrdigital> NMOS und PMOS funktionieren gleich
[21:06] <mrdigital> im PMOS ist halt die ladungsträgerbeweglichkeit niedriger
[21:06] <GloooomY> Naja, weil ich von Abpumpen sprach und du von laden, d.h. reinpumpen
[21:06] <mrdigital> deswegen ist der PMOS Kanal doppelt so weit
[21:06] <GloooomY> aha
[21:06] <mrdigital> was du meinst ist ein selbstleitender oder selbstsperrender typ
[21:07] <GloooomY> Öff ja, das gibt's ja auch noch
[21:07] <mrdigital> der eine leitet beim LOW Pegel, der andere beim HIGH
[21:08] <GloooomY> hmm, okay
[21:08] <GloooomY> aber man muss doch trotzdem ein elektrisches Feld aufbauen
[21:08] <mrdigital> aber normlerweise macht man es mit dem selbstsperrenden typ
[21:08] <mrdigital> ja das heisst elektronen reinschaffen
[21:08] <mrdigital> also das Gate wird aufgeladen
[21:08] <mrdigital> und bis eben die nötige spannung erreicht wird, dauert einen moment
[21:09] <GloooomY> damit verdränge ich doch die Elektronen aus dem Kanal...
[21:09] <mrdigital> nein die im kanal sind ja eh gebunden
[21:09] <mrdigital> da sind keine freien da
[21:09] <GloooomY> ohne Feld nicht, nein
[21:09] <mrdigital> man schafft löcher im gitter
[21:09] <mrdigital> durch das feld
[21:10] <GloooomY> hmm achso
[21:10] <mrdigital> Ugate = (1 - e ^ -t * RC)
[21:10] <GloooomY> Und in die Löcher können dann die Elektronen wandern, die von der Emitter zum
Kollektor wollen?
[21:10] <mrdigital> ähh moment das stimmt nicht
[21:11] <GloooomY> vom Emitter zum K.
[21:11] <mrdigital> ja wenn du emitter durch source und Kollector mit drain ersetzt ;)
[21:11] <GloooomY> hmmm, das sieht fast so aus, wie der Einschaltvorgang bei einem Kondensat0r :)
[21:11] <mrdigital> beim FET heissen die Drain und source
[21:11] <mrdigital> ja genau das ist es auch
[21:11] <GloooomY> äh ja, das ist aber nur D <-> E
[21:11] <mrdigital> es ist ein einschalt vorgang
[21:12] <mrdigital> naja beim FET kannste Drain und Source beliebig vertauscchen
[21:12] <mrdigital> im prinziep ;)
[21:12] <mrdigital> -e
[21:12] <GloooomY> jup
[21:13] <mrdigital> aber es ist so eine aufladekurve und wenn du nun t möglichst klein haben willst, muss
eben C auch klein sein
[21:14] <mrdigital> ähh die fromel ist falsch
[21:14] <mrdigital> Uate = U * ( 1 - e ^ -t / RC)
[21:14] <GloooomY> hmm, du musst doch nur eine bestimmte Feldstärke erreichen, um genügend Löcher im
Kanal zu erzeugen
[21:14] <GloooomY> oder?
[21:14] <mrdigital> ja und die Feldstärlke hängt von der spannung ab
[21:15] <mrdigital> die kapazität sagt ja, wie viele elektronen man speichern kann
[21:15] <mrdigital> aber nicht welche spannung die haben
[21:15] <GloooomY> ja, bei einer bestimmten Spannung
[21:15] <GloooomY> hmm ja
[21:16] <mrdigital> naja Feldstärke ist sozudagen Spannung
[21:16] <mrdigital> in einem Feld gibts Spannungsdifferenzen
[21:17] <GloooomY> hmm, die Spannung ist doch konstant
[21:17] <mrdigital> ne eben nicht
[21:17] <GloooomY> oder etwa nicht?
[21:17] <mrdigital> der Gatekondensator wird ja erst geladen
[21:17] <GloooomY> trotzdem habe ich da eine konstante Spannungsquelle anliegen
[21:17] <mrdigital> du kannst dir das gete wirklich wie einen kondensator vorstellen
[21:18] <GloooomY> ja, das mache ich :)
[21:18] <mrdigital> ja klar hast ne konstante spannungsquelle aber das heisst ja nicht, dass jeder punkt
der an dieser angeschlossen ist, zu jeder zeit auch die maximale spannung haben muss
[21:19] <GloooomY> hmmm
[21:19] <mrdigital> :)
[21:19] <GloooomY> doppel"hmm"
[21:20] <mrdigital> was passt nicht GloooomY?
[21:20] <GloooomY> Naja, dein letzter Post
[21:21] <GloooomY> mit der Spannung, die nicht immer überall gleich sein soll
[21:21] <mrdigital> naja wegen der aufladevorgänge
[21:21] <mrdigital> es dauert halt nen moment bis die spannug da auch herrscht
[21:21] <GloooomY> Nein, das Feld herrscht da erst nach einiger Zeit, die Spannung aber immer
[21:21] <GloooomY> Spannung = Energie / Ladung
[21:21] <mrdigital> nein
[21:22] <mrdigital> feld und spannung sind das selbe ding
[21:22] <mrdigital> spannung ist die potentialdifferenz im E-Feld
[21:22] <GloooomY> ja, oder so...
[21:23] <mrdigital> ok wo ist dein vorstellungsproblem, dass am gate nicht immer die selbe spannung
anliegt?
[21:23] <GloooomY> aber die Differenz der beiden Potentiale ist doch immer gleich, egal wie viele
Elektronen schon auf dem Kondensat0r druff sind
[21:23] <GloooomY> ja
[21:23] <GloooomY> da liegt mein Problem
[21:24] <mrdigital> aber das potential wird ja erst zwischen dem gate und dem bulk aufgebaut
[21:24] <mrdigital> die elektronen machen das
[21:24] <mrdigital> die sind ja der ladungsträger
[21:25] <mrdigital> also wenn du elektronen auf das gate schaffst, dann steigt das potential
[21:25] <GloooomY> das Potential bzw. deren Unterschied wird durch die Spannungsquelle geschaffen
[21:25] <mrdigital> ja aber dieses potential verteilt sich ja nicht gleichmässig im chip
[21:25] <mrdigital> es werden eben diese felder lokal auf und abgebaut
[21:26] <mrdigital> und das geht hlat indem man die ladungen aufs gate schafft oder absaugt
[21:26] <GloooomY> ja, alle Vdd Leitungen haben ein Potential X, alle V_grnd Leitungen haben ein
Potential x, die Differenz y-x ist die Spannung
[21:26] <mrdigital> ja
[21:26] <GloooomY> ja
[21:26] <GloooomY> *g*
[21:26] <mrdigital> und wenn du nun ein gate mit vdd verbindest, dann wird dieses gate geladen
[21:27] <GloooomY> jep
[21:27] <mrdigital> und dann herrscht eben eine spannung zwischen gate und bulk (der ist immer Vgrnd)
[21:27] <GloooomY> das ändert aber am Potential der Elektronen, die du da draufpumpst nichts
[21:27] <GloooomY> hmmm
[21:28] <GloooomY> ja, zwischen Gate und Bulk herrscht dann die Spannung Vdd
[21:28] <mrdigital> genau und bis Vdd eben erreicht wird brauchts halt ein paar nano oder pico sekunden
[21:29] <mrdigital> Spannungen am Kondensator können nicht springen
[21:29] <GloooomY> nein, das ist das Feld bzw. die Ladungen... das Potential ist sofort da
[21:30] <mrdigital> naja aber du willst ja ein feld zwischen gate und bulk, dieses feld durchdringt den
kanal
[21:30] <GloooomY> mom
[21:31] <GloooomY> ja, Dr. Digital
[21:31] <mrdigital> und dieses Feld wird von elektronen erzeugt
[21:31] <mrdigital> also musst elektronen aufs gate schaffen
[21:31] <GloooomY> ja
[21:32] <mrdigital> das feld hat ja eine räumliche struktur
[21:32] <mrdigital> potential ist ein skalar
[21:32] <GloooomY> ja
[21:32] <GloooomY> da stimme ich überall zu
[21:32] <mrdigital> also schafft Vdd Potential aufs Gate
[21:32] <mrdigital> und um das zu erreichen musst elektronen hinbewegen
[21:32] <GloooomY> es schafft Ladung auf's Gate
[21:33] <mrdigital> sozusagen
[21:33] <GloooomY> genau, wie bei einem Kondensat0r
[21:33] <mrdigital> ja
[21:34] <mrdigital> mal kann das feld im kanal also nicht schlagartig an und ausmachen
[21:34] <GloooomY> das Feld bildet sich ja auch erst mit der Zeit
[21:34] <mrdigital> je mehr elektronen auf dem Gate umso grösser das feld
[21:35] <mrdigital> das problem ist ja nun wenn Cgate gross ist, dann musst viele Elektronen hinschaffen
[21:35] <GloooomY> quasie als Summe der einzelnen Elektronen, die alle den Coulomb Effekt, also ein
Kugelförmiges Feld um sich herum bilden
[21:35] <mrdigital> ja
[21:36] <mrdigital> und wenn du viele kugelförmige felder zusammenpackst, dann bildet sich eine fläche
[21:36] <mrdigital> also auf dem Gate ;)
[21:36] <mrdigital> C = Q / U
[21:37] <GloooomY> ja, die Fläche :)
[21:38] <GloooomY> [21:36] <mrdigital> C = Q / U <- du kannst bei höherer Kapazität schon bei weniger
Spannung mehr Elektronen reinpumpen
[21:39] <mrdigital> ja klar kannst mehr elektronen reinpunpen
[21:39] <mrdigital> aber es dauert länger
[21:39] <GloooomY> und damit steigt die Feldstärke an
[21:39] <mrdigital> ich will ja gar nicht viele habe
[21:39] <bslStormi> ((C=E*d)) :P
[21:39] <GloooomY> doch, dann geht es schneller
[21:39] <mrdigital> mein feld muss doch nur grad so gross sein, dass der kanal leitet
[21:39] <GloooomY> Die Zeit, bis sich das Feld aufbaut ist doch die kritische
[21:40] <GloooomY> also bis der Zeitpunkt erreicht ist, bis der Transistor vollkommen durchschaltet
[21:40] <mrdigital> ja und das hängt von der spannung am gate ab gloomy
[21:40] <GloooomY> wenn ich schneller ein elektr. Feld aufbaue, dann erreiche ich diesen Zeitpunkt auch
scheller
[21:40] <GloooomY> Nayn, die Spannung ist doch konstant
[21:40] <mrdigital> aber die feldstärke hängt von der spannung ab
[21:41] <GloooomY> Wir drehen uns im Kreis :|
[21:41] <mrdigital> NEIN die ist nicht konstant, das ist der einschaltvorgang am kondensator
[21:41] <mrdigital> schau gate ( kondensator) leer --> kein feld
[21:41] <GloooomY> zwischen den beiden Kondensatorplatten ist die Spannung immer konstant, weil da die
Spannungsquelle anliegt
[21:42] <mrdigital> aber die liegt doch nicht permanent an
[21:42] <GloooomY> [21:41] <mrdigital> schau gate ( kondensator) leer --> kein feld <- ja
[21:42] <mrdigital> der schaltet doch ständig
[21:42] <mrdigital> wenn der aus ist der transitor, dann ist das gate mit Vgrnd verbunden
[21:42] <GloooomY> ja, damit wird er leergepumpt
[21:42] <mrdigital> genau
[21:42] <GloooomY> alle Ladung die drauf ist, fließt ab
[21:43] <mrdigital> d.h die spannung sinkt bis auf vgrnd ab
[21:43] <mrdigital> aber das geshieht nicht schlagartig
[21:44] <GloooomY> [21:43] <mrdigital> d.h die spannung sinkt bis auf vgrnd ab <- ja, das Potential
[21:44] <mrdigital> mom türklingel
[21:44] <GloooomY> k
[21:46] <GloooomY> hmm, Dr. Digital: Du könntest Recht haben, weil es ja noch ohmsche Widerstände gibt
[21:47] <GloooomY> ich hab' bisher immer ohne gedacht
[21:47] <mrdigital> GloooomY: ohmsche gibts immer ;)
[21:48] <GloooomY> wenn ich den in Reihe mit einem Kondensator schalte, und den an eine Spannungsquelle
anschließe, dann fällt kurz nach dem Einschalten die meiste Spannung am ohmschen Widerstand ab und
nicht am Kondensat0r
[21:48] <GloooomY> das ist der Grund
[21:48] <GloooomY> warum die Spannung beim Kondensator am Anfang nicht Vdd beträgt
[21:48] <BF-News|ApoC> [ 21:47:36 ] _[ @GloooomY ] wenn ich den in Reihe mit einem Kondensator schalte,
und den an eine Spannungsquelle anschließe, dann fällt kurz nach dem Einschalten die meiste Spannung am
ohmschen Widerstand ab und nicht am Kondensat0r <<--nicht ganz
[21:49] <mrdigital> naja wie gesagt, jede leitung ist mit einem ohmschan widerstand behaftet
[21:49] <GloooomY> ja, das ist mir klar, ich hatte es aber eben verdrängt
[21:49] <BF-News|ApoC> n kondi hat im einschaltzustand annaehrend 0 ohm
[21:49] <BF-News|ApoC> dann stimmt das
[21:49] <mrdigital> die gatefläche selbst hat ja auch einen widerstand
[21:49] <BF-News|ApoC> aber nicht im ladevorgang
[21:49] <BF-News|ApoC> <<--kommunikationselektroniker..;)
[21:49] <BF-News|ApoC> mal gelernt..;)
[21:49] <BF-News|ApoC> vor jahren
[21:50] <GloooomY> BF-News|ApoC: aber die Leitungen haben immer einen Widerstand
[21:50] <BF-News|ApoC> jepp
[21:50] <BF-News|ApoC> das stimmt
[21:50] <BF-News|ApoC> aber die frage ist, on man den vernachlaessigen kann
[21:50] <GloooomY> damit hast du quasie immer einen ohmschen Widerstand in Reihe mit dem Kondensat0r
[21:50] <Xmas|> bei den größenordnungen kann man kaum was vernachlässigen
[21:50] <GloooomY> ja, es geht um ps
[21:51] <bslStormi> den ohmschen Widerstand der Leitungen zu den Mosis kann man nicht vernachlaessigen,
wenns sich um eine Schaltung von der Komplexit?t eines Prozessors/ROMs oder so handelt
[21:51] <mrdigital> also GloooomY, stimmst mir nun zu, das Cgate so klein wie möglich sein solte (aber
natürlich so graoss, dass das feld gerade zum durchschalten des kondenastors reicht)?
[21:52] <GloooomY> mom bidde, ich muss mich geistig sammeln ;)
[21:52] <mrdigital> LOL klaro :)
[21:55] <GloooomY> ja, du hast Recht, Dr. Digital :)
[21:56] <GloooomY> wow
[21:57] <mrdigital> Gut GloooomY! :-)
[21:57] <GloooomY> Mit der Formel ist es klar
[21:57] <mrdigital> det feut mir,
[21:57] <GloooomY> jetzt... :)
[21:57] <mrdigital> freut
[21:57] <GloooomY> mir freut den auch =)
[21:57] <GloooomY> Puh, und schon wieder was gelernt...
[21:58] <mrdigital> hehe aber alles was mit so zeug zu tun hat braucht bei mir auch immer ewigkeiten, bis
ich dass rall, ich drehe mich da auch irgenwie lange im kreis
[21:59] <GloooomY> hmm ja, damit macht man die Kapazität so klein, dass der Transistor gerade noch
durchschaltet
[22:00] <mrdigital> genau
[22:00] <mrdigital> genau
[22:00] <GloooomY> hmm, und warum dann high-k? :???:
[22:02] <mrdigital> das macht mir auch ein wenig denkprobs GloooomY
[22:02] <mrdigital> aber es ist nun so, dass das gate so dünn ist das elektronen durchtunneln könnten
[22:02] <mrdigital> oder halt durchsickern oder sowas
[22:02] <GloooomY> Tunneln ist imho schon richtig
[22:03] <mrdigital> und man muss die schicht nun dicker machen damit das nicht passiert
[22:03] <mrdigital> dann sinkt die kapazität und sie wird zu kein um das nötige feld zu stemmen
[22:04] <mrdigital> dann eben ein high k dielektrikum damit die kapazität nicht weider sinkt
[22:04] <GloooomY> beim Dicker machen sinkt nicht die Kapazität
[22:04] <GloooomY> [22:04] <mrdigital> dann eben ein high k dielektrikum damit die kapazität nicht weider
sinkt <- ja, das klingt g00t :)
[22:05] <mrdigital> na doch die kapazität des gates ist eine rein geometrische eigenschaft
[22:05] <mrdigital> äh ohne na doch ;)
[22:05] <GloooomY> hmm, wenn ich die Abmessungen gleich lasse und nur den Abstand verringere, dann ändere
ich doch nicht die Kapazität, oder?
[22:05] <mrdigital> C = A / d
[22:09] <GloooomY> hmm, du meinst C = Epsilon0 * Epsilonr * A / d
[22:09] <GloooomY> ja, da hast du natürlich Recht
[22:09] <mrdigital> ja GloooomY
[22:09] <GloooomY> hmm, ich hab' mich grad' an den Einheiten gestört
[22:09] <mrdigital> aber die epsilons sind ja konstant
[22:09] <GloooomY> ja, aber nicht die Einheiten
[22:09] <mrdigital> stimmt
[22:09] <mrdigital> ich lass die immer weg ;)
[22:10] <GloooomY> rechts ist eine Entfernung, links eine Kapazität
[22:10] <GloooomY> Ich finde Einheiten genial, weil man da immer schauen kann, ob das stimmt, was man da
so schreibt
[22:10] <mrdigital> stimmt das mach ich auch
[22:11] <GloooomY> aber dann hast du natürlich Recht: Man kann den Abstand um den gleichen Faktor
vergrößern wie man die Dielektrizitätskonstante (<- was für ein Wort) erhöht
[22:11] <mrdigital> hat die physik ja auch lange gebarucht um so ein einheitliches system aufzubauen ;)
[22:11] <mrdigital> genau GloooomY
[22:12] <GloooomY> ja, deswegen hasse ich alles und jeden, der keine SI Einheiten verwendet
[22:12] <GloooomY> ;)
[22:12] <mrdigital> und die festlegung High K oder Low K ist ja vollkommen willkürlich
[22:12] <GloooomY> genau, das natürlich auch ;)
[22:12] <GloooomY> eigentlich müsste es ja "higher-k" oder "lower-k" heissen
[22:12] <mrdigital> ja
[22:13] <mrdigital> das wäre korrekter ;)

[Stone2001]

hmm, wenn ich eueren, über einstündigen Dialog so anschaue, hab ihr am Ende das herausgebracht, was ich oben schon erwähnt hatte! ;)

Kleine Anmerkungen zu euerem Dialog:
- Zur Zeit werden Leitungsverluste noch nicht berücksichtigt. Das Gate besteht heute meistens aus relativ hochohmigen Polysilizium. In (naher) Zukunft wird sich dies aber ändern, dann kommen Metall-Gate zum Einsatz und somit wird auch die Leitung zum Gate aus Metall sein, anstelle von Polysilizium. (Was sich natürlich auch auf die Taktbarkeit auswirkt ;) )
- Mit immer kleiner werdenden Strukturen wird die Gatekapazität auch kleiner. Was sich auch wieder auf die Taktbarkeit, sowie auf die Verlustleistung auswirkt.