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Archiv verlassen und diese Seite im Standarddesign anzeigen : Trident?


Xmas
2002-04-16, 02:48:43
Ohne Worte:
http://biz.yahoo.com/prnews/020415/sfm128_1.html

zeckensack
2002-04-16, 06:49:20
Sach ich doch!
http://www.forum-3dcenter.org/vbulletin/showthread.php?threadid=16396

zeckensack
2002-04-16, 06:58:42
Ham die jetzt Kyro3-Lizenzen?
Eckdaten: 1GPix/s <- da würd ich doch mal auf 4 Pixel-Pipelines bei 250MHz tippen
Alternativ (eher unwahrscheinlich) 3 Pipes bei 333MHz, würde zum angegebenen Speichertakt passen.
8 Texturen/Pixel <- riecht nach Kyro
Ein Tiler soll es ja auch werden. Hmmmmm ...
XP4 draws groups of pixels organized as rectangular tiles. This advanced method of rectangular pixel tiling greatly improves memory bandwidth efficiency and results in higher 3D graphics performance.Ein Tiler mit HSR! Riecht schon wieder nach Kyro ...

Pipeline-Spekulation:
Kyro taktet bisher Speicher und Core gleich schnell. Wären dann doch 3 Pipes mit 333MHz Core/Men. Krumme Pipe-Anzahl (3) ist beim Kyro durchaus machbarer als bei anderen Designs. Dadurch, daß man 8 Texturen in einem Rutsch auflegen kann, kommt man nie in Verlegenheit, zwei Pixelpipes zusammenfassen zu müssen.
Nu jo, andererseits isses vielleicht ja doch asynchron :D

Xmas
2002-04-16, 14:14:43
Die Specs im einzelnen, wie sie hier im Text stehen oder sich daraus ableiten lassen:

Trident XP4

0,13 µm
30 Mio. Transistoren
Tile Based Renderer (aber kein Wort von HSR?)
250 MHz Core-Takt
64 oder 128 Bit DDR-RAM
bis zu 333(666)MHz Speichertakt -> 10,66 GB/s (9,92 GiB/s) max. Bandbreite
Pixel Shader (Version?)
Vertex Shader
Bis zu 8 Texturen pro Pixel
4 Pipelines mit je 8 TMUs
1 GPixel/s
8 GTexel/s
4 Ausgänge gleichzeitig (internes TFT, DVI, VGA, TV)
MC, iDCT

Nicht dass sich das jetzt extrem lächerlich anhören würde... aber ein Notebook-Chip mit der dreifachen Texelfüllrate einer Ti4600 ???

aths
2002-04-16, 14:26:41
Theorie: Vermutlich 1 TMU, aber 8x Loopback.

Hm, Xmas' Theorie leuchtet allerdings etwas mehr ein...

Unregistered
2002-04-16, 14:40:03
Originally posted by Xmas
Tile Based Renderer (aber kein Wort von HSR?)
Der Satz, den ich oben gedingst hab, sagt ja, daß sich durch die Architektur Bandbreitenvorteile ergeben sollen. Könnte HSR und/oder deferred rendering bedeuten (hab ich heut schon erwähnt, daß es nach Kyro riecht ??? ), und/oder onchip-Kachel-Puffer (TM) (*nasezuhaltwegenkyrogeruch* ?-) ).

@aths: Aha, so wie der Kyro :| :D

zeckensack
2002-04-16, 14:43:53
Noch was: Einen Grafikchip mit 32 TMUs in 30Mio Transistoren zu basteln halte ich für völlig unmöglich, und schließe mich darum umso vehementer aths an.

aths
2002-04-16, 15:01:25
zeckensack: Xmas' Theorie besagt, dass jede TMU nur bilinear filtern kann. Da wird es plötzlich möglich...

zeckensack
2002-04-16, 15:28:52
Originally posted by aths
zeckensack: Xmas' Theorie besagt, dass jede TMU nur bilinear filtern kann. Da wird es plötzlich möglich...
Ach filtern ist doch nun wirklich kein großes Problem ...
Ob ich jetzt vier oder acht Texel lesen muß, tststs ...
TEs sind da viel schlimmer und komplizierter im Aufbau.

*edit*
Vor allem TEs, die angeblich alle DX8-Effekte können! 32x die komplette Hardware für Bumpmapping verschiedener Glaubensrichtungen, das ist der helle Wahnsinn!

Frank
2002-04-16, 15:40:20
haa
Endlich baut meine GrafikkartenLieblingsfirma mal wieder was gutes. Und dann auch noch für Notebooks... (das ja sowieso.. :) ) *freu*

Absatz werden die sofort finden, da Firmen wie IBM seit Jahren Tridentchips in so manch Thinkpadserie einbauen. (zB i Serie, R Serie) Und mit so einem Teil wirds ATI schwer haben. Trident kann genauso wie ATI bei NBs auf ne Menge Erfahrung zurückgreifen.

GloomY
2002-04-16, 16:08:24
Originally posted by aths
Theorie: Vermutlich 1 TMU, aber 8x Loopback.

Hm, Xmas' Theorie leuchtet allerdings etwas mehr ein... Wie soll das mit den im Text erwähnten "1 billion pixels/sec" und "texture performance of up to 8 billion texels/sec" zusammen passen? Imho müssen schon 8 TMUs pro Pipeline vorhanden sein, auch wenn ich das eher für unrealistisch halte.

Von HSR steht nix da, nur von "rectangular tiles".

Wenn das Ding vernünftige Treiber hat, dann rockt es sicher ;)

GloomY
2002-04-16, 16:35:30
btw:

Der Blade XP (Vorgänger des XP4) hat schon HSR ("Hidden surface removal with 16, 24 or 32-bit Z buffer or W buffer")

http://www.tridentmicro.com/videographics/bladexp/shared/bladeXP.pdf

HOT
2002-04-16, 16:52:46
Das mit den 8GTexeln würd ich nicht zu ernst nehmen, den quark hat das Trident-Marketing schon beim BladeXP falsh gemacht ;) Das sind 4 Pipes mit 1TMU aber 8x Loopback.
Ausserdem steckt im Text nicht drin, dass es keine Desktop Version gibt.
Für die nur 30Mio Transistoren hab ich auch ne Erklärung: T&L in einem externen Chip, wie beim MBX. Mit 30Mio Transistoren nur Rendering ist der Chip ganzschön gut bestückt. wir werden sehen, ob es ein Fake ist. Bis auf den asynchronen Speichetakt stinkt es wirklich verdächtig nach Kyro. Wer weiss, was VIA und ST+PowerVR da vereinbart haben, VIA hat mit Trident schliesslich auch ein Jointventure.

Xmas
2002-04-16, 17:11:47
Originally posted by GloomY
Der Blade XP (Vorgänger des XP4) hat schon HSR ("Hidden surface removal with 16, 24 or 32-bit Z buffer or W buffer")
LOL, das heißt nichts anderes als dass der Chip mit Z- oder W-Buffer rendert.

Originally posted by zeckensack
Ach filtern ist doch nun wirklich kein großes Problem ...
Ob ich jetzt vier oder acht Texel lesen muß, tststs ...
TEs sind da viel schlimmer und komplizierter im Aufbau.

*edit*
Vor allem TEs, die angeblich alle DX8-Effekte können! 32x die komplette Hardware für Bumpmapping verschiedener Glaubensrichtungen, das ist der helle Wahnsinn!
Nicht die Textureinheiten machen Bumpmapping, das ist Aufgabe der Combiner. Eine TE macht nur das: Texturkoordinaten rein, Texel lesen, filtern, Farbwert ausgeben.

Aber natürlich braucht man zu den TEs auch die entsprechende Anzahl Combiner...

Gut möglich dass HOT recht hat und die Zahl ist einfach falsch. Allerdings fände ich dann die Bandbreite zu hoch angesetzt, die braucht der Chip mit 4 Pipelines/4 TEs niemals.

T&L extern halte ich für ausgeschlossen, darüber wird im Text auch nichts erwähnt (stattdessen werden aber RAM-on-Chip-Varianten vorgestellt)

Interessant finde ich vor allem diesen Satz: "Our design philosophy, however, follows that of Albert Einstein who said, '''Everything should be made as simple as possible, but no simpler,'`"
Daher komme ich auch auf die Idee, die TEs sind nur für bilineares Filtern geeignet, trilinear braucht 2 TEs und AF entsprechend noch mehr.

Xmas
2002-04-16, 18:06:02
So, also das ganze jetzt auch "offiziell" direkt von Trident:
http://www.tridentmicro.com/press/2002/pr020415.html

zeckensack
2002-04-16, 18:18:24
Originally posted by Xmas
Aber natürlich braucht man zu den TEs auch die entsprechende Anzahl Combiner...
Öhh sorry, hab da eher ins Englische gedacht, meinte mit TE mitnichten 'Textureinheit' sondern 'texture environment', was man ja auch Combiner nennen darf :D

Nu stell dir doch nochmal bitte den Transistoraufwand alleine für 32x DOT3 vor. Trotzdem isses auch ohne Shader absolut erlaubt (von den D3D/OGL-Specs her), in jedem Combiner diese Operation auszuführen, so sinnlos das auch erscheinen mag. Ohne Loopback kann das einfach nicht sein.

*edit*
Achtung: Folgender Satz entstand aufgrund vorübergehender Demenz, bitte ignorieren. Es darf aber darüber gelacht werden ?-)
:bonk: @GloomY: 1GPix/s und 8GTex/s gehen auch mit Loopback, das Zauberwort heißt schlicht und ergreifend 'Pipelining' ;) :bonk:

ow
2002-04-16, 18:37:54
Originally posted by zeckensack


@GloomY: 1GPix/s und 8GTex/s gehen auch mit Loopback, das Zauberwort heißt schlicht und ergreifend 'Pipelining' ;)


Könntest du mir das mal erklären?

Loopback braucht doch Taktzyklen, also werden mehr Texel in mehr Taktzyklen gelesen. Wieso sollte da die Füllrate steigen? Ist beim Kyro doch auch nicht so.

tEd
2002-04-16, 18:47:08
Originally posted by GloomY
Wie soll das mit den im Text erwähnten "1 billion pixels/sec" und "texture performance of up to 8 billion texels/sec" zusammen passen? Imho müssen schon 8 TMUs pro Pipeline vorhanden sein, auch wenn ich das eher für unrealistisch halte.


wir nehmen an 4pipes @250mhz und pro pipe 2tmus

8tmus*250mhz=2billion texels * 4(weil bilinear gefiltert)=8billion texel

zeckensack
2002-04-16, 18:51:41
@ow
Originally posted by zeckensack
@GloomY: 1GPix/s und 8GTex/s gehen auch mit Loopback, das Zauberwort heißt schlicht und ergreifend 'Pipelining' ;)
Hab jetzt geschlagene fünf Minuten gegrübelt und weiß echt nicht mehr, warum ich das gepostet hab. Kann ja gar nicht gehen. Man kann pro Takt und Pipeline immer nur ein Resultat produzieren, Ende. Sorry, bin heute irgendwie naturbreit.

zeckensack
2002-04-16, 18:53:48
Originally posted by tEd
wir nehmen an 4pipes @250mhz und pro pipe 2tmus

8tmus*250mhz=2billion texels * 4(weil bilinear gefiltert)=8billion texel

Ja genau! Das isses!
Alternative:
4pipes*1tmu*8texel(trilinear!)=32 Texel pro Takt

Xmas
2002-04-16, 19:34:14
Originally posted by zeckensack
Nu stell dir doch nochmal bitte den Transistoraufwand alleine für 32x DOT3 vor. Trotzdem isses auch ohne Shader absolut erlaubt (von den D3D/OGL-Specs her), in jedem Combiner diese Operation auszuführen, so sinnlos das auch erscheinen mag. Ohne Loopback kann das einfach nicht sein.
Ich hab ehrlich gesagt keine Ahnung, wieviele Transistoren man dafür braucht. Aber die Transistoren für die ganzen Operationen muss man nicht aufaddieren, weil die Combiner prinzipiell nur eine einzige Operation durchführen, plus optional Shift, Inversion und das aufaddieren der Komponenten (für Dot3).

HOT
2002-04-16, 23:28:27
Jedenfalls ist es glaube ich nicht möglich, eine solches MONSTER in die Grösse eines Geforce2 GTS Chips zu pressen. Da MUSS eigentlich schon was externes sein, denn allein der Vertexshader braucht mindestens 8Mio Transistoren!

HOT
2002-04-16, 23:38:14
Man fasst es nicht, das ist auf jeden Fall eine fette Überraschung. Da bringt Trident einen Popelchip nach dem anderen und was kommt jetzt? Jetzt weiss man auf jeden Fall, dass Trident die ganze Zeit an deferred Rendering gebastet hat! Wenn diese Technik nicht von PowerVR stammt (was möglich wäre), sondern eine Eigenkreation ist, dann bekommt VIA seine neuen Integrated-deferred Lösungen auf dem Silberteblett serviert, über das Jointventure mit Trident! Allerdings ist es schon verdächtig, dass VIA jetzt KyroIII fertigen will, also muss der KyroIII an sich doch etwas besser sein, als dieser Chip (vorausgesetzt, dieser Chip ist NICHT der KyroIII).

Eine weitere Möglichkeit ist, dass dieses ganze VIA verhandeln von PowerVR und ST dazu geführt hat, dass die Chipproduktion nicht nach VIA sondern nach Trident (!!!) übergegangen ist und der KyroIII über diesen Weg auf den Markt kommt! Wir werden sehen, wie sich diese Story weiter entwickelt......

Unregistered
2002-04-16, 23:54:09
Originally posted by HOT
Bis auf den asynchronen Speichetakt stinkt es wirklich verdächtig nach Kyro. Wer weiss, was VIA und ST+PowerVR da vereinbart haben, VIA hat mit Trident schliesslich auch ein Jointventure.

Nein! Trident und VIA mögen sich nicht mehr besonders seit sich VIA S3 Graphics geangelt hat! Trident hat VIA sogar wegen Patentverletzungen und Vertragsbruch verklagt (weiß gar net, was da draus geworden ist...) Zur Zeit ist Trident recht eng mit ALi verbandelt (Ali Northbridges + Trident Grafikkerne)...

cu

Stefan

Unregistered
2002-04-17, 00:00:31
Hätte bis ganz zu Ende lesen sollen.

Vergiß VIA und Trident! Es gibt kein Jointventure zwischen VAI und Trident! VIA hat jediglich den Blade 3D-Kern damals für den MVP4 lizensiert und danch noch einige Chipsätze damit ausgestattet... Aber wie ich oben schon geschrieben habe: Trident hat VIA sogar verklagt und beide mögen sich wirklich nicht mehr! Die Wahrscheinlichkeit für einen ST/VIA/PowerVR-Deal unter Einbezug von Trident Microsystems liegt bei ca. 0,01%! Wenn nicht noch niedriger!

BTW: Ich würde nicht soviel auf das Marketing-Geblubber von Trident geben (Tiler)... Möglich das man nur versucht auf den Tiler-Marketing-Zug aufzuspringen! Nachdem PowerVR recht erfolgreich ist, ist das nicht abwegig!
Und trotz allem: Wenn der Chip so toll ist, warum keine Desktop-Variante?

cu

Stefan

Frank
2002-04-17, 00:45:34
Ich denk auch das Trident mit VIA nicht mehr viel am Hut hat. Gerade wegen den in Fülle vorhandenen ALI Notrhbridges mit integrierten Trident Blade XP. (und das mit 1,5Watt max!!!!) Die scheinen da doch etwas enger zusammen zu arbeiten. Das Trident erst auf den Notebookmarkt will scheint wohl am Geld zu liegen. Wo verkaufen die schon was im Desktopmarkt?? Beim NB Markt fällt mir sofort ein Abnehmer ein: IBM. Und dieser Kunde ist nicht gerade kleinlich.

zeckensack
2002-04-17, 19:23:45
Originally posted by Xmas

Ich hab ehrlich gesagt keine Ahnung, wieviele Transistoren man dafür braucht. Aber die Transistoren für die ganzen Operationen muss man nicht aufaddieren, weil die Combiner prinzipiell nur eine einzige Operation durchführen, plus optional Shift, Inversion und das aufaddieren der Komponenten (für Dot3).

Ich bin ehrlich gesagt auch nicht mehr so ganz firm in dieser Lowlevel-Design-Rechnerei, aaaaber ich weiß noch daß Multiplikator-Hardware was ganz böses ist.

Für eine DOT3-Einheit brauch ich 3 Multiplikatoren und einen Dreifach-Addierer. Zugegeben, bei irgendwo zwischen 8 und 12 bit Präzision pro Kanal sind das noch kleine Fische. Aber ich brauch allein für diesen Krempel schonmal 96 Stück davon.

Sowohl P4 als auch K7 enthalten nur einen einzigen (dafür breiteren) Integer-Multiplikator + einen FP-Multiplikator. Wenn das Zeug so unkompliziert und klein zu bauen wäre, dann müsste da doch mehr drin sein. Ganz spezifisch, wenn man sich die Blockdiagramme so anschaut, Mulit-HW ist das, was am seltensten (bisher noch in keiner CPU? ??? ) mehrfach verbaut wird.

*edit*
Noch was: Wenn ich das ATI-Interview auf reactorcritical.com richtig ausgelegt habe, wird der R300 ein Monsterchip mit 120Mio Transistoren, und selbst damit kommt man 'nur' auf 8 Pipes*2TMUs -> 16 Combiner.

Quasar
2002-04-17, 19:40:57
8 Pipes mit 2 TMUs? Sowas aber auch....warum nicht 4x4? Dann nur einen einfachen Loop-Back und basta.

Naja, egal. Ich hab eine neue Verschwörungstheorie:

PowerVR lizenziert die (wie ich schon mehrfach postete) die Kyro-2 Technik an VIA, die damit relativ simple, aber dafür überaus effektive integrierte Grafiklösungen produzieren.
Trident bekommt den Zuschlag für den Kyro-III, weil sie ihn als einzige in 0,13µ produzieren können und im Notebook-Markt die Margen deutlich höher sind. :)

HOT
2002-04-17, 20:17:06
Ich möchte an dieser Stelle anmerken, dass Savage2k auch allmöglichen Schnickschnack wie Dot3 und T&L usw. verbaut hatte (der zugegebenermassen nicht funktionierte....) UND 4 Cobiner besass und damit auf lediglich 12Mio Transistoren kam!

Unregistered
2002-04-17, 20:54:03
Originally posted by HOT
Ich möchte an dieser Stelle anmerken, dass Savage2k auch allmöglichen Schnickschnack wie Dot3 und T&L usw. verbaut hatte (der zugegebenermassen nicht funktionierte....) UND 4 Cobiner besass und damit auf lediglich 12Mio Transistoren kam!

Der Savage2k kann weder DOT3, noch EMBM. Er hat eine ganz simple 1x4 Pipeline und strotzt auch ansonsten nicht gerade vor Features. Glaub's mir, ich hatte die Karte vor ein paar Tagen noch im Test. ;)

zeckensack
2002-04-17, 20:54:30
:bonk:

Quasar
2002-04-17, 21:09:07
hat sie nicht eine 2x2 Pipe, die man, wie bei der 2x1 des TnT zu einer 1x4 kombinieren konnte?

zeckensack
2002-04-17, 21:37:21
Originally posted by Quasar
hat sie nicht eine 2x2 Pipe, die man, wie bei der 2x1 des TnT zu einer 1x4 kombinieren konnte?
Hmmm, hast recht! Hab mir grade nochmal die Screenshots von 3DMurks2000 angeschaut, knapp 500MTex/s bei Multitexturing und (jetzt wird's interessant) 240MTex/s Single. Bei 125MHz Chiptakt bedeutet das wohl eindeutig eine 2x2-Anordnung. Komischerweise schafft er beim 3DMurks99Max nur 121MTex/s Singletexture-Fillrate. ???

Ändert leider nichts an der Tatsache, daß man einen Chip mit 4TMUs/primitiven Combinern und einer einzigen kaputten Geometrieeinheit nicht mit einem anderen mit 16TMUs/Brutalo-Combinern und mindestens zwei Vertex-Shadern vergleichen sollte ;)

GloomY
2002-04-18, 00:30:07
Originally posted by Xmas
LOL, das heißt nichts anderes als dass der Chip mit Z- oder W-Buffer rendert.Wieso?
Imho hat der Kyro auch 16, 24 oder 32 Bit Z- oder W-Buffer UND HSR.

???

Unregistered
2002-04-18, 02:17:20
Kyro hat keinen Z-Buffer! Kein deferred Renderer hat einen Z-Buffer!
Die Kyro-Treiber bieten jediglich die Möglichkeit einen Z-Buffer zu emulieren falls die Anwendung Probleme macht...

Xmas
2002-04-18, 02:52:26
Originally posted by GloomY
Wieso?
Imho hat der Kyro auch 16, 24 oder 32 Bit Z- oder W-Buffer UND HSR.

???
Die Aussage war doch: "Hidden surface removal with 16, 24 or 32-bit Z buffer or W buffer"
Z- (oder W-) Buffer kann man als eine Art HSR bezeichnen. Auch wenn es nicht verhindert dass der Chip jeden Farbwert berechnet, weil der Z-Test erst danach stattfindet (kein Early-Z-Check).

Unregistered
2002-04-18, 10:10:28
*Xmaszustimm*
Sogar Chips vom Schlage einer Matrox Mystique beherrschen diese Sorte HSR, ist also wirklich nichts tolles.

Schaut mal, was X-Bit schreibt (http://www.xbitlabs.com/news/story.html?id=1019072007). Keine Ahnung, woher die ihre Zahlen nehmen, aber die schreiben da was von 4 Pipes * 2TMUs, da wird's doch langsam realistisch.

Und zu der "Maximum memory frequency 333MHz DDR" muß ich auch noch was ablassen. Maximum? Höhö. Meine olle RivaTNT hätte ich auch auf 250MHz RAM-Takt einstellen können, nur gelaufen isses damit nicht ;). Gebt mir einen guten Taktgenerator und ein paar Kabel und ich takte einen Bleistift mit 30GHz!

GloomY
2002-04-18, 14:05:35
Originally posted by Unregistered
Kyro hat keinen Z-Buffer! Kein deferred Renderer hat einen Z-Buffer!
Die Kyro-Treiber bieten jediglich die Möglichkeit einen Z-Buffer zu emulieren falls die Anwendung Probleme macht... Der Kyro hat keinen Z-Buffer im Sinne eines Traditional Renderers (Z-Buffer im Graka-RAM).
Der Kyro besitzt sehr wohl einen Z-Buffer (onchip), mit dessen Hilfe er das HSR ausführt. Siehe dazu auch hier (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&threadid=14651&perpage=20&pagenumber=5).

"Der KYRO besitzt einen OnChip-Z-Buffer, in dem dieser ermittelte Tiefen-Wert abgelegt wird. Der Buffer ist exakt so groß gewählt, dass sämtliche Tiefenwerte einer Kachel (512 Stück) mit 32bit Genauigkeit abgelegt werden können (2 KB)."
Originally posted by Xmas

Die Aussage war doch: "Hidden surface removal with 16, 24 or 32-bit Z buffer or W buffer"
Z- (oder W-) Buffer kann man als eine Art HSR bezeichnen. Auch wenn es nicht verhindert dass der Chip jeden Farbwert berechnet, weil der Z-Test erst danach stattfindet (kein Early-Z-Check). Wenn man es so sieht, dann hat ja jeder Chip HSR...

Legolas
2002-04-18, 15:54:23
Originally posted by GloomY
Wenn man es so sieht, dann hat ja jeder Chip HSR...

Genau... jeder 3D-Chip hat HSR. Das besondere beim Kyro ist, daß es vor dem eigentlichen Renderingprozess stattfindet, und so sinnlos gerenderte, weil unsichtbare Pixel vermieden werden.

Leonidas
2002-04-19, 03:47:20
Mal eine dumme Frage: Wieso geht ihr vom KYRO-Modell beim Trident-Chip aus. Die sagen doch nur, daß er in Tiles in den Speicher schreibt - das hat doch nix mit "in Tiles rechnen" zu tun. Oder?

Meta
2002-04-19, 09:00:24
Das finde ich auch, nur weil er mit Tiles rechnet, muss er nicht HSR vor dem Renderingprozess haben, wenn er das könnte, wäre das sicher gut fürs Marketing und somit erwähnt worden, denke ich.

Allgemein gesehen find ich den Chip auf alle Fälle konkurenzfähig, das einzige um was ich mir höchstes Sorgen mache ist, wie gut die Treiberunterstützung ist.

Euer Meta

zeckensack
2002-04-19, 10:08:03
Originally posted by Leonidas
Mal eine dumme Frage: Wieso geht ihr vom KYRO-Modell beim Trident-Chip aus. Die sagen doch nur, daß er in Tiles in den Speicher schreibt - das hat doch nix mit "in Tiles rechnen" zu tun. Oder?
Wenn der Chip tatsächlich nur Tiles lesen/schreiben würde, wäre das doche der völlig falsche Ansatz. In der Pressererklärung stand zwar "XP4 draws groups of pixels organized as rectangular tiles." drin, aber eben auch das:This advanced method of rectangular pixel tiling greatly improves memory bandwidth efficiency and results in higher 3D graphics performance.
Und ein immediate TBR würde zwar minmal Bandbreite sparen (alle Speicherzugriffe sind perfekt 'aligned' und in Bursts), aber schnell wäre er nicht. Im Gegenteil, wenn ich ohne vorsortierte Dreiecke auf die Tiles losgehe, muß ich die Kacheln der Reihe nach mit der kompletten Szenengeometrie durcharbeiten. Dadurch erhöht sich zumindest der triangle setup-Aufwand um Faktor N (<- das soll die Anzahl der Tiles pro Frame sein). N wäre bei 32x32 Kacheln in der 1024er Auflösung 768 !!! Und ein Rasterizer muß immer auf sein Tri-Setup warten, da hilft nichts. Vor allem sei angemerkt, daß man für Tri-Setup (wie für alles andere auch) mindestens einen Takt braucht, das kann also sehr wohl die Performance runterreissen.

Wenn ich das vermeiden will, kann ich die komplette Szene auch nur einmal als ganzes darstellen und die Kacheln bei Bedarf einlesen und zurückschreiben. Dabei geht aber jeglicher Bandbreitenvorteil flöten, schließlich muß ich Kacheln im ganzen lesen/schreiben, auch wenn ich nur einen einzigen Bildpunkt ändere. Das könnte man mit mehreren Tile-Caches mindern, unterm Strich wärs klassischen IRs aber immer noch unterlegen.

TBR ohne Vorsortieren macht also IMHO überhaupt keinen Sinn, wäre Verschwendung von Silizium, und würde vor allem der Pressemitteilung widersprechen.

Vom Vorsortieren jetzt auf Kyro-artiges HSR zu kommen, das ist Spekulation, klar. Liegt aber wieder im Bereich des machbaren, da man dies relativ 'billig' direkt in die Sortierphase integrieren kann.

So, nochmal zusammenfassen ;)
TBR macht nur mit Vorsortieren Sinn
+HSR wäre relativ einfach und bringt ordentlich Leistung
8 Texturen pro Pixel entspricht der Kyro-Architektur (Zufall ??? )

Ich glaube nicht an einen Zufall, ich bin fast überzeugt, daß sich Trident irgendwie eine Lizenz für den Kyro 3 (Series 4 war's wohl) ergattert hat.

HOT
2002-04-19, 12:18:35
Series4 -> XP4 ??? hmmmmmm.......

GloomY
2002-04-19, 12:46:30
Originally posted by Leonidas
Mal eine dumme Frage: Wieso geht ihr vom KYRO-Modell beim Trident-Chip aus. Die sagen doch nur, daß er in Tiles in den Speicher schreibt - das hat doch nix mit "in Tiles rechnen" zu tun. Oder? Imho setzt das schreiben in Tiles in den Speicher auch das Rechnen in Tiles vorraus. Zumindest, wenn man das Rendern in Real-Time machen will ;)
Die einzige Möglichkeit wäre - wie von Zeckensack richtig geschrieben - für jedes Tile die komplette Geometrie zu Übertragen und die jeweils in dem Tile vorhandenen Dreiecke zu redern.
Das braucht aber Unmengen AGP-Bandbreite und das Trinagle-Setup wird um ein vielfaches mehr belastet.

Um dies zu Umgehen gibt es praktisch nur eine Möglichkeit. Und das ist das Erstellen einer Display-List, um zu wissen, welche Dreiecke sich in den einzelnen Tiles befinden. Aber damit sind wir schon beim Funktionsprinzip des Kyro angelangt...
Originally posted by Meta
Das finde ich auch, nur weil er mit Tiles rechnet,Genau das ist hier doch die Frage ob er so rechnet. Das kannst du nicht einfach so vorraussetzen.
Originally posted by Meta
muss er nicht HSR vor dem Renderingprozess habenDarum geht es doch gar nicht.

Originally postet by zeckensack
TBR ohne Vorsortieren macht also IMHO überhaupt keinen SinnZustzimmung zum Inhaltlichen, aber ersetze das Wort "Vorsortieren" lieber durch "einsortieren" (nämlich in die Display List), um mögliche Missverständnisse zu vermeiden. ;)