NV30 ohne 256bit Interface

[Doomtrain]

Ich bin gespannt was die bringen. Entweder geben sie auf (glaub ich nicht), oder sie haben was revolutionäres am Start.

Oder sie haben einfach keine Ideen mehr!
Was glaubt ihr???

[Ganon]

Mehr als 256bit Anbindung?

[Exxtreme]

Also ich vermute, daß die entweder Embedded RAM bringen oder QDR SDRAM. Die meisten GraKachip-Hersteller dürften dieses Jahr 256 Bit-Busse verbauen und da wäre nVidia mit einim herkömmlichen Speicherinterface sehr stark im Nachteil.

Gruß
Alex

[Quasar]

Vielleicht gibt's aber auch getrennte Speicherbereiche für die verschiedenen Buffer, z.B. etwas integriertes RAM für den Z- oder Framebuffer, dann Textur-Speicher, und Geometrie-Speicher separat.

Aus dem Profi-Bereich schon lange bekannt und auch offenbar wirkungsvoll....

[Doomtrain]

Originally posted by Quasar


Aus dem Profi-Bereich schon lange bekannt und auch offenbar wirkungsvoll....

Das stimmt, aber es bringt nicht die doppelte Leistung wie eine verdoppelung der Busbreite. Ich bin gespannt auf die ersten Benchmarks.

[Razor]

Als ob die verdopplung der Busbreite die doppelte Leistung bringen würde...
Nee...

Aber so ziemlich alles über den NV30 ist noch Spekulation... auch, daß er keinen 256Bit-Speicherbus besitzt...

Was aber wäre mit einem 4-fach ausgelegten 128Bit-Bus zu QDR-Speicher ?

Wären summasummarum 512Bit (bei prognostiziertem 450MHz Speichertakt) und dazu noch um einiges effizienter. Noch etwas embeddedDRAM dazu und die Konkurrenz kann einpacken !
:D

Bis denne

Razor

[Ganon]

Originally posted by Quasar
Vielleicht gibt's aber auch getrennte Speicherbereiche für die verschiedenen Buffer, z.B. etwas integriertes RAM für den Z- oder Framebuffer, dann Textur-Speicher, und Geometrie-Speicher separat.

Aus dem Profi-Bereich schon lange bekannt und auch offenbar wirkungsvoll....

Wäre imo zu teuer und so viel würde das auch nicht bringen! Geometrie belegt ja nun nicht allzuviel Platz!

[Quasar]

Razor,
"dein" Bus wäre doch der aktuelle, bloß mit QDR anstelle von DDR.

Doomtrain,
Nein, in der Transferrate sicher nicht, aber wie man anhand der Effektivität des CBMC sieht, finden Speicherzugriffe oft fragmentiert statt. Die Latenz wird bei einem 256Bit-Bus auch nicht per se geringer, während sie bei getrennten Bussen (evtl. à la CBMC auch noch aufgesplittet) insgesamt sinkt, weil die einzelnen Transfers unabhängig voneinander stattfinden könnten. BTW, die interne Anbindung eines "embedded RAM" welchen Typs auch immer könnte ohne großen Deisgnaufwand quasi so breit wie immer man will ausfallen, da ja in dem Sinne keine Leitungen anfallen, wie es bei externem RAM der Fall wäre.

Ganon,
Sicher, und gerade deswegen würde sich evtl. dieser Bereich besonders für den Geometrie-Caché eignen (klein = billig)


Vielleicht wird's ja auch ganz was anderes....

[Ganon]

Vielleicht wird's ja auch ganz was anderes....

Vielleicht was uraltes was als neu vermarktet wird! Wie damals bei T&L!:D;)

[Quasar]

Ja, auf das alle schimpfen und ein Jahr später hat's jedes Konkurrenzprodukt auch, trotzdem meckern alle noch drauf rum, und das wird auch so bleiben, selbst wenn sich die Technologie längst durchgesetzt hat werden immer noch viele Skeptiker leugnen, daß man sie braucht.

[Dr.Doom]

"Wieso 256bit Speicherinterface, wir haben doch zwei mit 128bit?"
*an OS/2 Werbung erinner* *eg*

[StefanV]

War da nicht was auf Within3D??? *eg*

[Dr.Doom]

Payne:Meinst du mich ??? ?
Kann eigentlich nicht...

[Xmas]

Originally posted by Dr.Doom
Payne:Meinst du mich ??? ?
Kann eigentlich nicht...
Nö, Stefan stellt gerne mal irgendwelche seltsamen Andeutungen in den Raum...;)

[StefanV]

Originally posted by Dr.Doom
Payne:Meinst du mich ??? ?
Kann eigentlich nicht...

Nein, eigentlich nicht...

Meinte die Aussage von diesem Kirk zum 256bit MEM Interface...

Das hat er als overkill bezeichnet...

[Dr.Doom]

Xmas, Payne: Aso ;) , dachte schon, ich habe wieder was falsches gesagt :D .

[Doomtrain]

Originally posted by Quasar


Doomtrain,
Nein, in der Transferrate sicher nicht, aber wie man anhand der Effektivität des CBMC sieht, finden Speicherzugriffe oft fragmentiert statt. Die Latenz wird bei einem 256Bit-Bus auch nicht per se geringer, während sie bei getrennten Bussen (evtl. à la CBMC auch noch aufgesplittet) insgesamt sinkt, weil die einzelnen Transfers unabhängig voneinander stattfinden könnten. BTW, die interne Anbindung eines "embedded RAM" welchen Typs auch immer könnte ohne großen Deisgnaufwand quasi so breit wie immer man will ausfallen, da ja in dem Sinne keine Leitungen anfallen, wie es bei externem RAM der Fall wäre.


Embedded RAM im NV30 halte ich für unwarscheinlich. Sowas entwickelt man nicht über Nacht. Bitboys(jaja!!) sitzen schon ewig dran. Aber die Bandbreitenprobleme wären damit auf der Stelle gelöst. Der Bus zu den externen Modulen wird aber wie bei der Gf3 gesplittet sein, stimme ich zu. (wieder 4x32bit)
Embedded RAM braucht aber extrem viele Transitoren. An wieviel E.R hattest du denn gedacht? So 4-8MB? Das Ding darf ganz nebenbei auch nicht zu teuer werden!!!

[aths]

Quasar,

1 Jahr später hatte es jedes Konkurrenz-Produkt auch? Redest du von HW T&L?

[Quasar]

@Doomtrain:
Es gibt, wie ich neulich hier im Technologie-Forum erfuhr, anscheinend noch andere Arten, RAM in Chips zu integrieren und zwar deutlich Transistorsparender als eDRAM. Deswegen schrieb ich auch "embedded RAM" in Gänsefüßchen (Ich mag das Wort lieber als "Anführungszeichen" ;)).
Den externen Bus habe ich auch anders gemeint. Es könnten komplett getrennte Interfaces anstelle eines CBMC sein, diesen aber zusätzlich auch beinhalten.
Vielleicht 2MB für Geometriedaten? Durch 0,13µ wird's ja auch noch mal ein wenig Siliziumschonender...

@aths:
Ja, genau.

[Razor]

@Quasar

War auch nicht so ernst gemeint !
;-)

Und nicht ALLE sind auf den HW T&L-Zug aufegsprungen...
Einige Wenige verdingen sich mit 'ner Soft-Emu von HW T&L !
(na ja, ist eigentlich auch... aber eben ohne Hardware :D)

Bis denne

Razor

[Doomtrain]

Originally posted by Quasar

Vielleicht 2MB für Geometriedaten?



Ja, aber NUR für die Geometrie! Aber wo bleibt der Rest?