Ram mit "512 MBit Chips". Was bedeutet das?

[Super Grobi]

Hallo Leute,
in den Shops finde ich bei den Arbeitsspeicher oft in der Beschreibung: "512 MBit Chips". Was bedeutet das genau? Ist das was besondes gutes? Mehr Speed?

THX
SG

[drdope]

das heiß nur das die einzelnen Speicherchips ne Kapazität von 512Mbit haben (=64MB pro Chip). für ein 512MB Modul hätte dann 8 Chips (Singlesided) , ein 1024MB 16 (Doublesided)

Im Handbuch deines MB solltest du finden welche Chipgrößen und Bestückungen für das Board zulässig sind....

[anorakker]

nein, das ist die kapazität eines einzelnen physikalischen chips auf dem ram modul.
512mbit = 64mbyte !
wenn du ein 512mb modul damit kaufst, sind 8 chips drauf.

edit: da war mal wieder einer ein paar sekunden schneller ;)

[Super Grobi]

Alles klar,
thx. Das mit der größe pro Chip hab ich mir schon gedacht. Ich dachte mir aber das es vieleicht dadurch andere Vorteile gibt. Z.b. je weniger Chips pro Modul, desto flotter...

Gut dann weiss ich bescheit.
Danke
SG

[drdope]

@anoraker
sorry....

@supergrobi

indirekt kann es dadurch vorteile geben siehe z.B.:
siehe: http://www.xbitlabs.com/articles/cpu/display/athlon64-venice_3.html

The previous 90nm Athlon 64 processor core aka Winchester had certain performance limitations when four DDR400 SDRAM modules were used. If there were four single-side DDR400 SDRAM DIMMs installed in a system with a Winchester based Athlon 64 CPU, they could only work with the 2T timing, which caused a few percent drop below the usual performance level. If there were four double-side memory modules installed, DDR400 SDRAM would not work at all and its working frequency would automatically drop down to 333MHz.
AMD engineers promised to eliminate this problem in the new Venice core and they did keep their word. Athlon 64 processors based on Venice can work with four single-side DDR400 SDRAM modules without any limitations, and if there are double-side DDR400 SDRAM DIMMs installed, they can work at 400MHz with 2T timing.

das ist aber kein Feautres des Ram's an sich, sondern hängt vom Memory Controller ab

[GloomY]

Alles klar,
thx. Das mit der größe pro Chip hab ich mir schon gedacht. Ich dachte mir aber das es vieleicht dadurch andere Vorteile gibt. Z.b. je weniger Chips pro Modul, desto flotter...

Gut dann weiss ich bescheit.
Danke
SGBeim Übergang zu größeren Chips sind diese ab und zu langsamer, weil die Hersteller nicht die Spalten- sondern die Zeilenzahl in den Speichermatrizen erhöhen. Damit bleibt die Anzahl der Bits in den Sense Amps (Anzahl der Bits in einer offenen Page) pro Speicherfeld gleich groß, während die Anzahl der zu adressierbaren Speicherfelder bei Verdoppelung der Chipkapazität sich halbiert. (Zwei Rows mit 64 Speicherfelder gegenüber einer Row mit 64 Speicherfeldern).

Z.B. sind die 256 MiB Module mit acht 256 Mibit Chips messbar langsamer als ein 256 MiB Modul bestehend aus sechzehn 128MiBit Chips.

[Muh-sagt-die-Kuh]

Beim Übergang zu größeren Chips sind diese ab und zu langsamer, weil die Hersteller nicht die Spalten- sondern die Zeilenzahl in den Speichermatrizen erhöhen. Damit bleibt die Anzahl der Bits in den Sense Amps (Anzahl der Bits in einer offenen Page) pro Speicherfeld gleich groß, während die Anzahl der zu adressierbaren Speicherfelder bei Verdoppelung der Chipkapazität sich halbiert. (Zwei Rows mit 64 Speicherfelder gegenüber einer Row mit 64 Speicherfeldern).Wenn die Anzahl der Bits in den Sense Amps gleich bleibt, die Kapazität aber doppelt so hoch ist bedeutet die doch, dass die Anzahl der Rows in jeder der üblicherweise 4 Speicherbänke verdoppelt wurde. Das hat, meiner Meinung nach, aber keinen Einfluss auf die Geschwindigkeit.Z.B. sind die 256 MiB Module mit acht 256 Mibit Chips messbar langsamer als ein 256 MiB Modul bestehend aus sechzehn 128MiBit Chips.Bei gleicher Organisation (Einreihiges Modul) und gleichen Timings? Auch hier würde ich nein sagen.

[Kurgan]

cpu-guru-deathmatch :ubash: :D

los, ich will blut sehen ;)

ne, im ernst, was stimmt denn nun?

[GloomY]

cpu-guru-deathmatch :ubash: :D

los, ich will blut sehen ;)

ne, im ernst, was stimmt denn nun?Okay, dann leg' ich mal los :D
Wenn die Anzahl der Bits in den Sense Amps gleich bleibt, die Kapazität aber doppelt so hoch ist bedeutet die doch, dass die Anzahl der Rows in jeder der üblicherweise 4 Speicherbänke verdoppelt wurde. Das hat, meiner Meinung nach, aber keinen Einfluss auf die Geschwindigkeit.Genau. In dem Fall ändert sich nichts.

Wenn eine Kapazitätsverdoppelung durch das Verdoppeln der Spalten und nicht der Zeilen zustande kommt, hat diese üblicherweise einen Einfluss auf die Geschwindigkeit, da dies eine effektive Page-Verlängerung darstellt. Es gibt somit mehr Bits in den Sense Amps, welche schneller verfügbar sind, als wenn man die Page erst öffnen müsste.

Das Ganze geht letztendlich auf die Frage der Wahrscheinlichkeit für einen Page-Hit zurück. Je mehr Bits in einer Page sind und je größer das Verhältnis zwischen Bits in einer Page und der Gesamtgröße der Speichermatrix ist (bzw. Verhältnis von "Länge" zu "Breite"), desto eher ist ein Page-Hit wahrscheinlich (bei sonst identischen Zugriffsmustern).

Beim linearen Lesen ergibt sich üblicherweise auch der Vorteil, dass man nicht so schnell das Pageende erreicht, wenn diese doppelt so lang ist. Man kann dann einfach weiterlesen, während im anderen Fall die Page geschlossen und die nächste geöffnet werden muss (kostet tRP und tRCD, eventuell noch Anteile von tRAS)
Bei gleicher Organisation (Einreihiges Modul) und gleichen Timings?Nicht ganz. Es geht um den Fall ein zweireihiges Modul mit 128 MiBit Chips gegen ein einreihiges mit 256 MiBit Chips bei gleichen Timings zu testen.
Auch hier würde ich nein sagen.Klick! (http://www.computerbase.de/artikel/hardware/arbeitsspeicher/2003/14_ddr400_speichermodule_vergleich/19/)

Kannst du mir erklären, warum bei den 256 MiB Modulen der Kingmax PC3200 trotz schlechteren Timings (3,0-2-3-5 vs. 2,0-2-2-5) leistungsmäßig auf Platz 2 liegt? Meiner Meinung nach ist das einzig und allein damit zu erklären, dass der Kingmax Speicherriegel als einzigster im Test aus 128MiBit Chips besteht, während alle anderen 256 MiBit Chips besitzen.

Ich weiss schon, dass die Abstände hier nicht sehr groß sind, aber ich sagte ja auch nur, dass es messbar sei ;)

[Muh-sagt-die-Kuh]

Nicht ganz. Es geht um den Fall ein zweireihiges Modul mit 128 MiBit Chips gegen ein einreihiges mit 256 MiBit Chips bei gleichen Timings zu testen.
Klick! (http://www.computerbase.de/artikel/hardware/arbeitsspeicher/2003/14_ddr400_speichermodule_vergleich/19/)

Kannst du mir erklären, warum bei den 256 MiB Modulen der Kingmax PC3200 trotz schlechteren Timings (3,0-2-3-5 vs. 2,0-2-2-5) leistungsmäßig auf Platz 2 liegt? Meiner Meinung nach ist das einzig und allein damit zu erklären, dass der Kingmax Speicherriegel als einzigster im Test aus 128MiBit Chips besteht, während alle anderen 256 MiBit Chips besitzen.

Ich weiss schon, dass die Abstände hier nicht sehr groß sind, aber ich sagte ja auch nur, dass es messbar sei ;)Meiner Meinung nach liegt es daran, dass das Speichermodul zweireihig organisiert ist. Der Speichercontroller kann nun mehr Rows (Pages) offen halten da er mehr Speicherbänke zur Verfügung hat. Das erlaubt ihm, seine Zugriffsmuster zu optimieren.

[GloomY]

Meiner Meinung nach liegt es daran, dass das Speichermodul zweireihig organisiert ist. Der Speichercontroller kann nun mehr Rows (Pages) offen halten da er mehr Speicherbänke zur Verfügung hat. Das erlaubt ihm, seine Zugriffsmuster zu optimieren.Komischweise kann man dieses Verhalten aber zwischen zwei 512 MiB Modulen, die ein- und zweireihig organisiert sind, nicht beobachten.

Außerdem: Wie viele Pages mit wie vielen Bits jeweils kann man denn mit zweireihiger Organisation im Gegensatz zur einreihigen offenhalten? Üblichweweise ist das nämlich genau 2x die Hälfte und damit ist es eben genau wieder der Wert wie bei einer Row. Denn bei zwei Rows sind beide Rows eben nur halb so groß. Das heisst üblicherweise, dass die Pages nur halb so lang sind (bis auf die Ausnahmen bei 128 -> 256 MiBit).

konkret: bei 16Mx8 Chip sind die Speicherfelder 4096 Zeilen mal 1024 Spalten groß (bei 4 Banks). Bei 32Mx8 Chips sind die Speicherfelder 8192 Zeilen mal (auch nur) 1024 Spalten groß.
Damit hat man bei einem 256 MiB Modul mit 256 MiBit Chips eine Row mit 4 Banks à 1024 Bits in den Sense Amps = 4 kiBits
Bei einem 256 MiB Modul mit 128 MiBit Chips hat man 2 Rows mit je 4 Banks à 1024 Bits in den Sense Amps = 8 kiBits

[Muh-sagt-die-Kuh]

Komischweise kann man dieses Verhalten aber zwischen zwei 512 MiB Modulen, die ein- und zweireihig organisiert sind, nicht beobachten.Quelle? Es gibt sowohl bei meiner als auch bei deiner Argumentation keinen Grund, wieso es bei 512 MiB Modulen nicht genauso sein sollte wie bei 256 MiB.Außerdem: Wie viele Pages mit wie vielen Bits jeweils kann man denn mit zweireihiger Organisation im Gegensatz zur einreihigen offenhalten? Üblichweweise ist das nämlich genau 2x die Hälfte und damit ist es eben genau wieder der Wert wie bei einer Row. Denn bei zwei Rows sind beide Rows eben nur halb so groß. Das heisst üblicherweise, dass die Pages nur halb so lang sind (bis auf die Ausnahmen bei 128 -> 256 MiBit).

konkret: bei 16Mx8 Chip sind die Speicherfelder 4096 Zeilen mal 1024 Spalten groß (bei 4 Banks). Bei 32Mx8 Chips sind die Speicherfelder 8192 Zeilen mal (auch nur) 1024 Spalten groß.
Damit hat man bei einem 256 MiB Modul mit 256 MiBit Chips eine Row mit 4 Banks à 1024 Bits in den Sense Amps = 4 kiBits
Bei einem 256 MiB Modul mit 128 MiBit Chips hat man 2 Rows mit je 4 Banks à 1024 Bits in den Sense Amps = 8 kiBitsKorrekt, die Bits liegen aber nun in 2 verschiedenen Bänken die gleichzeitig offen sind. Wenn mich nicht alles täuscht kann von den 4 internen Bänken eines heutigen DRAM nur eine aktiv sein, bei einem einreihigen Modul hat man also maximal eine offene Bank, bei einem zweireihigen sind es zwei. Ein Wechseln der aktiven Bank kostet immer Zeit, auch wenn man sie durch Bank-Interleaving recht gut verstecken kann. Nun kann man sich eine ganze Reihe von Zugriffsmustern ausdenken, wo mal die eine und mal die andere Variante Vorteile hat.....so wie es aussieht ist in der Praxis aber die Variante mit mehr offenen Bänken messbar besser.

Soweit mein Erklärungsversuch, besser bekomm ich es momentan nicht hin ;)

[GloomY]

Quelle?Ich habe keinen Benchmark gefunden, bei dem man einen Unterschied zwischen 512 MiB Modulen messen konnte, die unterschiedlich organisiert sind.
Und ich bezweifle, dass das jemals zutreffen wird ;)
Es gibt sowohl bei meiner als auch bei deiner Argumentation keinen Grund, wieso es bei 512 MiB Modulen nicht genauso sein sollte wie bei 256 MiB.Nein, "bei mir" ist es bei 512 MiB Modulen egal, bei 256 MiB Modulen nicht. Bei 128 MiB Modulen ist es wiederum egal.

Ich habe oben die Rechnung bei 256 MiB Chips gemacht. Jetzt das Ganze nun mit 512 MiB Modulen, ein- und zweireihig organisiert:
Bei 64Mx8 Chips haben die Speicherfelder 8192 Zeilen mal 2048 Spalten (bei 4 Banks). D.h. es sind insgesamt maximal 2048 Bit x 4 Banks = 8 kiBits offen.
Bei einem doppelreihigen Modul hat jede Row 256 MiB und damit haben die verwendeten 32Mx8 Chips 8192 Zeilen mal 1024 Spalten (bei 4 Rows).
D.h. es sind insgesamt maximal 1024 Bit x 4 Banks x 2 Rows= 8 kiBits offen.

Das Ganze kann man auch mit 128 MiB Module machen. Dann kommt man entsprechend auf jeweils 4 kiBits bei ein- und doppelreihiger Organisation:

Bei 16Mx8 Chips haben die Speicherfelder 4096 Zeilen mal 1024 Spalten (bei 4 Banks). D.h. es sind insgesamt maximal 1024 Bit x 4 Banks = 4 kiBits offen.
Bei einem doppelreihigem Modul hat jede Row 64 MiB und damit haben die verwendeten 8Mx8 Chips 4096 Zeilen mal 512 Spalten (bei 4 Rows).
D.h. es sind insgesamt maximal 512 Bit x 4 Banks x 2 Rows= 4 kiBits offen.

Also nochmal zusammengefasst:

128 MiB Modul mit 128 MiBit Chips (eine Row): 4 kiBits
128 MiB Modul mit 64 MiBit Chips (2 Rows): 4 kiBits

256 MiB Modul mit 256 MiBit Chips (eine Row): 4 kiBits
256 MiB Modul mit 128 MiBit Chips (2 Rows): 8 kiBits

512 MiB Modul mit 512 MiBit Chips (eine Row): 8 kiBits
512 MiB Modul mit 256 MiBit Chips (2 Rows): 8 kiBits

(jeweils für Modulkonfigurationen mit x8 Chips)

Die Speicher-FAQ (http://www.heise.de/ct/Redaktion/ciw/speicher.html) der C't hat u.a. auch dies Page-Größen pro Row für verschiedene Chip-Kapazitäten berechnet.
Korrekt, die Bits liegen aber nun in 2 verschiedenen Bänken die gleichzeitig offen sind. Wenn mich nicht alles täuscht kann von den 4 internen Bänken eines heutigen DRAM nur eine aktiv sein, bei einem einreihigen Modul hat man also maximal eine offene Bank, bei einem zweireihigen sind es zwei. Ein Wechseln der aktiven Bank kostet immer Zeit, auch wenn man sie durch Bank-Interleaving recht gut verstecken kann.Nein, hier bringst du Rows und Pages durcheinander. Die 4 internen Banks eines DRAM Chips können alle gleichzeitig offen sein. Pro Speichermodul kann es entweder eine oder zwei Rows geben, die imho nicht gleichzeitig offen sein können.

Bank-Interleaving wechselt zwischen den 4 Banks hin- und her, um so die Zugriffszeiten (Page öffnen / schliessen) hinter Aktivitäten in anderen Banks zu verstecken.
Nun kann man sich eine ganze Reihe von Zugriffsmustern ausdenken, wo mal die eine und mal die andere Variante Vorteile hat.....so wie es aussieht ist in der Praxis aber die Variante mit mehr offenen Bänken messbar besser.

Soweit mein Erklärungsversuch, besser bekomm ich es momentan nicht hin ;)Die Sache ist eben, dass man das bei 512 oder 128 MiB Modulen, die ein- und zweireihig organisiert sind, nicht feststellen kannst. Bei 256 MiB Modulen kann man es eben und es ist auch theoretisch erklärbar.
Imho ist das eine klare Angelegenheit. :)