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Archiv verlassen und diese Seite im Standarddesign anzeigen : NV30 mit 120 mio. Transistoren ?


nagus
2002-06-06, 13:16:40
http://www.3dgpu.com/yabb_se/index.php?board=2;action=display;threadid=525


wenn das stimmt, kommt der chip garantiert nicht vor november ;)

edit: Ich habe mir erlaubt, den Link zu korrigieren. Das automatische URL-Parsing schnitt den Link zu früh ab. Jetzt funzt es. (aths)

TBird
2002-06-06, 13:27:41
Originally posted by nagus

wenn das stimmt, kommt der chip garantiert nicht vor november ;)

Warum ???

Exxtreme
2002-06-06, 13:27:54
Würde ich nicht unbedingt sagen. ATi und NV lassen beide AFAIK bei TSMC fertigen. Und ich hoffe trotzdem, daß der NV30 ziemlich zeitgleich mit der R300 rauskommt. Erstens kann ich mir den besseren aussuchen und zweitens werden beide automatisch billiger werden. *eg*

Gruß
Alex

nocturne
2002-06-06, 13:35:52
Wenn das stimmt, dass der NV30 120 Mio. Transistoren hat, dann könnte er tatsächlich schon eDRAM haben.

Und dann hätte die Konkurrenz wirklich ein ernsthaftes Problem.

Unreal Soldier
2002-06-06, 13:41:34
120Mio. Transistoren, da ist der NV30 2x so groß wie der Pentium4(55Mil. Trans.) + 10Millionen.WOWW

MFG
Unreal Soldier

Ceiser Söze
2002-06-06, 13:44:43
Wundert mich nicht. Floating Point Pipelines sind extrem transistorenfressend...
Ausserdem hat nvidia bisher immer die Transistorenanzahl bei einer neuen Generation mehr oder weniger verdoppelt.

Demirug
2002-06-06, 13:50:54
Originally posted by nocturne
Wenn das stimmt, dass der NV30 120 Mio. Transistoren hat, dann könnte er tatsächlich schon eDRAM haben.

Und dann hätte die Konkurrenz wirklich ein ernsthaftes Problem.

Um einen DX9 Chip ohne PS 2.0 zu bauen braucht man etwas 80 Mio. Der R300 hat angeblich 107 Mio.

Das stellt sich natürlich die Frage wofür sind die zusätzlichen 13 Mio. eDRAM wäre da schon eine Möglichkeit. Oder es ist eine andere Technik zu schonen der Bandbreite. Wenn sie es mit diesen zusätzlichen Transistoren schaffen die gleiche Leistung mit einem 128 Bit Interface zu bekommen für das andere ein 256 Bit Interface brauchen wird es noch um einiges interresanter.

Exxtreme
2002-06-06, 13:52:12
Originally posted by nocturne
Wenn das stimmt, dass der NV30 120 Mio. Transistoren hat, dann könnte er tatsächlich schon eDRAM haben.

Glaube ich nicht. Das würde den Chip extrem teuer machen. Da könnten die gleich ein 256-Bit-Interface einbauen.

Gruß
Alex

Unreal Soldier
2002-06-06, 13:58:47
ne eDRAM sind bei NV nicht der Fall, da steckt etwas anderes, welches die gleiche Power mit einem 256bit Businterface hat.
Da hilft eDRAM nicht so viel. Der einzige CHip der mit einer eDRAM unterstüzung rauskommen sollte, ist der Avalnche der Bitboay, nämlich der XBA, 1024bit internes Bus : eDRAM <--> Chip. Übrigens ist ein Chip mit 120Mio Transistoren und eDRAM ziemlich teuer und da wäre ein 256BIt Bus preiwerter.

MFG
Unreal Soldier

Exxtreme
2002-06-06, 14:03:21
Also ich könnte mir vorstellen, daß diese zusätzlichen Transistoren zur Optimierung irgendwelcher Filtertechniken ála AF, AA usw. benötigt werden. D.h der NV30 wird nicht soo viel Rohpower haben, wird aber bei den Filtern nur noch sehr wenig einbrechen. Ist jetzt aber alles Spekulation. ;)

Gruß
Alex

Unreal Soldier
2002-06-06, 14:07:57
es könnte aber auch eine alte 3DFX technik welche beim Rampage war, die 120 Transistoren erkären. zb. 8x8RGGS FSAA mit FIltertechinken, die Performanceeinbrüche vermeiden.


MFG
Unreal Soldier

Demirug
2002-06-06, 14:15:05
@Unreal Soldier:

Wiso hilft eDRAM nicht beim sparen der Busbandbreite???

Wenn man zum Beispiel im eDRAM den Z/Stencil-Buffer hält spart man schon eine ganze Menge.

Beim Render to Texture könnte man die Textur (wenn sie nicht so gross ist) komplett im eDRAM Rendern und dann am ende mit Burst rausschreiben.

Exxtreme
2002-06-06, 14:27:48
Originally posted by Demirug

Wenn man zum Beispiel im eDRAM den Z/Stencil-Buffer hält spart man schon eine ganze Menge.

Klar, nur spätestens wenn AA zum Zuge kommt, brauchst du eine Menge davon. Wenn du 4x AA bei 1024'er Auflösung mit einem 32 Bit Z-Buffer willst, bräuchtest du alleine für den Z-Buffer 12 MB RAM. Das wird teuer und ich denke nicht, daß beim NV30 4x AA das Ende der Fahnenstange sein wird.

Gruß
Alex

HOT
2002-06-06, 14:29:41
Originally posted by nocturne
Wenn das stimmt, dass der NV30 120 Mio. Transistoren hat, dann könnte er tatsächlich schon eDRAM haben.

Und dann hätte die Konkurrenz wirklich ein ernsthaftes Problem.

Quatsch. Das ist genauso abwegig wie TBR. NV hat keinerlei verbindungen zu Speicherherstellung und TSMC sollte so gut wie keine Erfahrungen mit solchen Chips haben!
Desweiteren kommt der NV30 mit Sicherheit mit 4 oder mehr Vertexshadern daher. ATI hat 4 und 107 Mio Transistoren. Ich vermute vielmehr das NV die Caches sehr grosszügig dimensioniert hat.

nocturne
2002-06-06, 14:36:59
HOT,
Dir ist wohl nicht klar, dass auch schon bisherige nVidia-Chips einen on-chip-RAM haben? Ist nur kleiner und nennt sich Cache. ;)

Demirug
2002-06-06, 14:38:11
Originally posted by Exxtreme

Klar, nur spätestens wenn AA zum Zuge kommt, brauchst du eine Menge davon. Wenn du 4x AA bei 1024'er Auflösung mit einem 32 Bit Z-Buffer willst, bräuchtest du alleine für den Z-Buffer 12 MB RAM. Das wird teuer und ich denke nicht, daß beim NV30 4x AA das Ende der Fahnenstange sein wird.

Gruß
Alex

Durch Kompression wird es weniger. Ich selbst glaube aber auch nicht so richtig an eDRAM.

Neue Bandbreiten schonendes AA/Filter Verfahren sind da wahrscheinlicher da man laut NVidia ja nicht mehr sondern bessere pixel produzieren möchte.

HOT
2002-06-06, 14:39:55
Originally posted by nocturne
HOT,
Dir ist wohl nicht klar, dass auch schon bisherige nVidia-Chips einen on-chip-RAM haben? Ist nur kleiner und nennt sich Cache. ;)

Weisst du wieviele Transistoren allein der eDRAM brauchen würde?
10MB würden selber 80mio Transistoren(!!!) fressen!
Was glaubst du warum Infineon den Chip gecancelt hat :D

nocturne
2002-06-06, 14:40:26
Angenommen, von den 120 Mio Transistoren wären 90 Mio für gewisse Funktionalitäten und 30 Mio für den eDRAM.

Wieviel MB eDRAM würden dann die 30 Mio Transistoren entsprechen?

HOT
2002-06-06, 14:43:11
etwas über 3MB. Das ist garnix und bringt garnix.

nocturne
2002-06-06, 14:47:38
Das würde locker z.B. für den z-Buffer reichen. Und wenn man den z-Buffer komplett auf dem Grafikchip hätte, wäre das eine EXTREME Bandbreitenersparnis.

;)

Xmas
2002-06-06, 14:49:55
Originally posted by nocturne
Das würde locker z.B. für den z-Buffer reichen. Und wenn man den z-Buffer komplett auf dem Grafikchip hätte, wäre das eine EXTREME Bandbreitenersparnis.

;)
Das reicht genau für den Z-Buffer bei 1024x768... ein bisschen wenig?

HOT
2002-06-06, 14:52:31
Exakt das ist der Nachteil von solchen eDRAM Lösungen. Man hat auf dem PC eben variable Auflösungen.
Viel intelligenter fände ich es, wenn NVidia einen Speichercontroller eingebaut hätte, der durch einen 128kb oder 256kb grossen Cache unterstützt würde.

Exxtreme
2002-06-06, 15:01:19
Originally posted by nocturne
Das würde locker z.B. für den z-Buffer reichen. Und wenn man den z-Buffer komplett auf dem Grafikchip hätte, wäre das eine EXTREME Bandbreitenersparnis.

;)

Wenn du auf AntiAliasing verzichten willst, ja. Er würde leider nur bis zu einer Auflösung von 1024x768x32 reichen und dazu brauche ich keinen NV30, da reicht eine GF4mx.

Gruß
Alex

P.S. Wundere dich nicht, daß bei dem von mir gequoteten Posting "Last edited by Exxtreme" steht. Ich habe leider den falschen Button erwischt. ;)

P.P.S Da war mal wieder jemand schneller...

Quasar
2002-06-06, 17:37:35
eDRAM halt ich für abwegig, alldieweil DK in der PCGH 07/02 (ja, ich hab sie mir gekauft...) noch erzählte, man könne besseres mit Transistoren anstellen, als RAM auf den Chip zu packen oder das Speicherinterface kostenungünstig aufzublasen. Er sagte irgendwas von schöneren Pixeln, die man rendern wollte.

Die Firma mit den Monstercaches war bislang immer ATi wie man so liest, auch daran glaube ich nicht.

Was ich schön fände, wäre ein 8Pipe/4TMU-Design, wobei jede Pipe eine eigene 32Bit-DDR Anbindung im Topmodell haben könnte, für die LowerCost-Dinger könnte man sich ja zwei Pipes ein Interface teilen lassen oder nur ein einziges Memory-Interface einbauen.

turboschlumpf
2002-06-06, 18:13:28
nvidia hat sehr wohl tiling technologie.
zusammen mit 3dfx wurde nämlich auch gigapixel übernommen.

ich glaube aber eher an den genialen 3dfx'schen m-buffer
für fettes aa und af.

ausserdem war auch mal ein externer t&l chip im gespräch,
genau wie sli technik.

aber man wird sehen.

Demirug
2002-06-06, 18:16:53
@Quasar:

Also 8Pipe/4TMU fände ich auch nicht schlecht aber das mit dem Memoryinterface geht so wie du das gerne hättest wohl nicht. Denn das würde ja bedeuten das du 8 unabhängige Speicher hättes und in jedem die gleichen Texturen gespeichert sein müssten. Also das Memoryinterface muss schon global für den ganzen Chip sein. Lokale Interfaces machen mit DDRRAM keinen Sinn.

Unreal Soldier
2002-06-06, 18:47:57
Originally posted by turboschlumpf
nvidia hat sehr wohl tiling technologie.
zusammen mit 3dfx wurde nämlich auch gigapixel übernommen.

ich glaube aber eher an den genialen 3dfx'schen m-buffer
für fettes aa und af.

ausserdem war auch mal ein externer t&l chip im gespräch,
genau wie sli technik.

aber man wird sehen.

NE tiling wird der NV30 nicht könne, denn dass hat man ausdrücklich auf der Cebit gesagt. Hyang Sung(CEO NV) sagte bescheiden: "TILING IS BAD".

MFG
Unreal Soldier

Xmas
2002-06-06, 20:25:17
Originally posted by turboschlumpf
ich glaube aber eher an den genialen 3dfx'schen m-buffer
für fettes aa und af.
Ach ja, der "geniale" Multisample-Buffer, der zwar nix mit AF zu tun hat, dafür aber von NVidia schon im GF3 implementiert wurde...

Axel
2002-06-06, 20:38:05
Ich halte die 120Mio. Transitoren für etwas hoch gegriffen.
Matrox hat bei der Parhelia ~80Mio. und liegt damit am oberen Ende was bei 0.15µm möglich scheint. Wenn der NV30 noch einmal 50% mehr an Transitoren haben soll, wird es wohl auch bei 0,13µm eng werden. Die dabei entstehende Wärme würde hohe Taktraten verhindern. Die aber braucht der NV30, wenn er nur ein 128-er Speicherinterface hat.

Gruß Axel

turboschlumpf
2002-06-06, 20:53:55
wäre der m-buffer wirklich schon im gf3 gewesen,
wo ist bzw. war dann bitte das große marketinggedöns??

allerhöchstens ne kopierte, um 90% "abgespeckte" version.

sonst wär das aa des gf3/4 wohl um einiges besser.

ach ja, und warum gibt es dann bitte keine tiefenunschärfe, bewegungsunschärfe etc.?

das mit dem af nehm ich zurück, hast recht.
aber dafür wird es sicherlich auch ne bessere methode geben das zu berechnen.

Xmas
2002-06-06, 21:21:40
Originally posted by turboschlumpf
wäre der m-buffer wirklich schon im gf3 gewesen,
wo ist bzw. war dann bitte das große marketinggedöns??
Wozu denn großes "Marketinggedöns"? Alles was über AA hinausgeht wird man sowieso nur selten gebrauchen können (immer noch viel zu geringe Füllrate). Und das AA hat NVidia ja wohl genug beworben.

Multisample-Buffer Unterstützung ist Bestandteil von DX8.

allerhöchstens ne kopierte, um 90% "abgespeckte" version.

sonst wär das aa des gf3/4 wohl um einiges besser.
GF3/4 machen kein Vertex Jittering wie VSA-100. Aber das gehört nicht direkt zum M/T-Buffer.
Wenn man will kann man auf GF3/4 auch RGSS darstellen, nur muss man dafür die Geometrie mehrfach an die Karte schicken, während die Voodoos das sozusagen intern machen.

ach ja, und warum gibt es dann bitte keine tiefenunschärfe, bewegungsunschärfe etc.?
Gibt es. Nutzt nur keiner weils viel zu langsam ist.

Richthofen
2002-06-06, 21:24:26
"
Ich halte die 120Mio. Transitoren für etwas hoch gegriffen.
Matrox hat bei der Parhelia ~80Mio. und liegt damit am oberen Ende was bei 0.15µm möglich scheint. Wenn der NV30 noch einmal 50% mehr an Transitoren haben soll, wird es wohl auch bei 0,13µm eng werden. Die dabei entstehende Wärme würde hohe Taktraten verhindern. Die aber braucht der NV30, wenn er nur ein 128-er Speicherinterface hat.

Gruß Axel
"

Was nützen dem NV30 hohe Taktraten wenn er nur ein 128 Bit Interface hat?
Vorerst mal gar nix. Dann hätten wir das selbe wie bei der GF2.
Füllrate ohne Ende aber zu wenig Bandbreite.
K.a. was Nvidia da mit den vielen Transistoren machen will aber ich bin mittlerweile ziemlich davon überzeugt das sie deutlich über 100 Mio Transistoren haben.
120 ist schon möglich, zumal sie ja nach eigener Aussage bei jeder neuen Generation die Anzahl der Transistoren verdoppeln wollen.
Das käme ja verglichen mit GF3 bzw GF4 fast hin.
Noch etwas lässt mich dazu verleiten, das die Zahl hinkommen kann in etwa.
Der Nvidia CEO hat klipp und klar auf einer Analystenkonferenz gesagt, das man ohne den 0.13 TSMC Prozeß keinen NV30 bringen kann.
Bei 100 Mio Transistoren könnte man sogar mit 0.15 noch hinkommen.
Wird zwar verdammt heiss aber mit entsprechender Tüftelei und optimierung geht das schon. Natürlich kann man dann nicht mehr so hoch takten aber mal ganz im Ernst ein Chip mit der doppelten Anzahl an Rendering Pipes muss doch nicht mit 300 MHZ fahren wie eine GF4.
Da reichen 200 MHZ dicke.
Dazu sagte er, das momentan sehr viele von NV bei TSMC sind um den 0.13er ans Laufen zu bekommen mit dem NV30 und das im jetzt laufenden Quartal einige Major Investments in diesem Bereich und was das Tape Out der neuen Chips angeht getätigt werden.

Nichts ist sicher und alles sind Gerüchte aber 120 Mio könnten in etwa hinkommen.
50 / 50 Chance würd ich sagen momentan mit leichtem Vorteil für das Gerücht.

Quasar
2002-06-07, 01:37:11
Originally posted by Demirug
@Quasar:

Also 8Pipe/4TMU fände ich auch nicht schlecht aber das mit dem Memoryinterface geht so wie du das gerne hättest wohl nicht. Denn das würde ja bedeuten das du 8 unabhängige Speicher hättes und in jedem die gleichen Texturen gespeichert sein müssten. Also das Memoryinterface muss schon global für den ganzen Chip sein. Lokale Interfaces machen mit DDRRAM keinen Sinn.

Na gut, vielleicht nicht physikalisch festgelegt, aber zumindest eine CBMC mit so vielen Kanälen, wie Pipes vorhanden sind; entsprechend abgespeckt für die MX-Variante.
So wird das ja auch heute schon geregelt... :)


Aber zumindest einen separaten Memory-Bus für den Z-Buffer will ich, desweiteren volle Ausnutzung der TMUs bei AF unter D3D, sowie die Fähigkeit noch mehr unsichtbare Pixel pro Takt zu verwerfen (wir wohl auch nötig werden) und, mal wieder eine ATi-Kopie, aber bitte praxistauglich: Clipping vor dem Blending, so daß auch bei hohem Alpha-Anteil effizient gerendert werden kann.

Volles DX9 sowieso.

zeckensack
2002-06-07, 01:47:23
Originally posted by Quasar
... mal wieder eine ATi-Kopie, aber bitte praxistauglich: Clipping vor dem Blending, so daß auch bei hohem Alpha-Anteil effizient gerendert werden kann.Hä ???
Clipping passiert schon vor dem Tri-Setup, bevor die Pixelpipes überhaupt angetippt werden.

Meta
2002-06-07, 07:44:45
Hi,

also ich tippe auf 3Dfx Technik bei den zusätzlichen Transistoren. Man sagte doch früher schon, dass im NV 30 viel mehr 3Dfx Technik drinstecken wird. Was das genau sein wird, weiß wohl niemand. Aber es muss was aussergewöhnliches sein, was andere nicht haben, denn Nvidia will ja immerhin die Revolution bei Grafikkarten machen, sagten sie, also muss es schon ein Hammer Feature sein...

Ist so mein Gedanke...

Euer Meta

Unregistered
2002-06-07, 07:45:45
Originally posted by Richthofen

Was nützen dem NV30 hohe Taktraten wenn er nur ein 128 Bit Interface hat?
Vorerst mal gar nix. Dann hätten wir das selbe wie bei der GF2.
Füllrate ohne Ende aber zu wenig Bandbreite.


Richtig, war ein denkfehler meinerseits.


Natürlich kann man dann nicht mehr so hoch takten aber mal ganz im Ernst ein Chip mit der doppelten Anzahl an Rendering Pipes muss doch nicht mit 300 MHZ fahren wie eine GF4.
Da reichen 200 MHZ dicke.


Richtig, aber dann hätten wir das gleiche "Problem" wie beim Parhelia. Die zusätzlichen Rendering Pipes wären bei den derzeitigen Benchmarkprogrammen nutzlos und wenn der NV30 niedriger getaktet ist, kann er den Geforce4 nicht wirklich übertrumpfen. Das klingt wiederum nicht nach Nvidia. Auf der anderen Seite kann dies aber auch der Weg sein den alle 3 (ATi,Matrox,Nvidia) gehen. Den Gerüchten zufolge wäre keiner dem Geforce4 haushoch überlegen, was derzeitige Programme betrifft. Sie haben ihre Vorteile dann zweifelsohne bei den zukünftigen Spiele-Engines.

Demirug
2002-06-07, 07:45:59
Originally posted by Quasar


Na gut, vielleicht nicht physikalisch festgelegt, aber zumindest eine CBMC mit so vielen Kanälen, wie Pipes vorhanden sind; entsprechend abgespeckt für die MX-Variante.
So wird das ja auch heute schon geregelt... :)


Bei 8 Pipes wäre das aber ein 256 Bit Interface was NVidia ja vermeiden will.


Aber zumindest einen separaten Memory-Bus für den Z-Buffer will ich, desweiteren volle Ausnutzung der TMUs bei AF unter D3D, sowie die Fähigkeit noch mehr unsichtbare Pixel pro Takt zu verwerfen (wir wohl auch nötig werden) und, mal wieder eine ATi-Kopie, aber bitte praxistauglich: Clipping vor dem Blending, so daß auch bei hohem Alpha-Anteil effizient gerendert werden kann.

Volles DX9 sowieso.

Das mit dem Z-Buffer ist keine gute Idee. Man erhöht ja dadurch nicht die gesamt bandbreite. Das Rendern von Shadowbuffern wird auch nur unnötig erschwert.

Axel
2002-06-07, 07:47:29
Entschuldigung ,war nicht eingeloggt. Der obere Schriebs von Unregistered geht auf mein Konto.

Gruß Axel

Demirug
2002-06-07, 07:56:40
Originally posted by Unregistered
Richtig, aber dann hätten wir das gleiche "Problem" wie beim Parhelia. Die zusätzlichen Rendering Pipes wären bei den derzeitigen Benchmarkprogrammen nutzlos und wenn der NV30 niedriger getaktet ist, kann er den Geforce4 nicht wirklich übertrumpfen. Das klingt wiederum nicht nach Nvidia. Auf der anderen Seite kann dies aber auch der Weg sein den alle 3 (ATi,Matrox,Nvidia) gehen. Den Gerüchten zufolge wäre keiner dem Geforce4 haushoch überlegen, was derzeitige Programme betrifft. Sie haben ihre Vorteile dann zweifelsohne bei den zukünftigen Spiele-Engines.

Der Parhelia hat das Problem das seine 4 TMUs pro Pipe eigentlich nur bei 4 Texturen pro pass genutzt werden können. Da die TMUs aber nur bilinar Filtern können bekommt man in diesem Fall "trilinar for free"

Mehr Pipes lassen sich immer nutzen. Man kann die Pipes aber auch mächtiger machen (mehr shaderstufen) wie bei dem Parhelia . Das bringt bei den alten Spielen(q3) kaum etwas je aktueller die Spiele aber werden desto mehr Nutzen können sie daraus ziehen.

nagus
2002-06-07, 08:56:09
Originally posted by nocturne
Wenn das stimmt, dass der NV30 120 Mio. Transistoren hat, dann könnte er tatsächlich schon eDRAM haben.

Und dann hätte die Konkurrenz wirklich ein ernsthaftes Problem.


wenn ati ein 256bit speicherinterface hat... dann wohl eher nicht.

ow
2002-06-07, 09:39:26
Originally posted by Axel
Ich halte die 120Mio. Transitoren für etwas hoch gegriffen.
Matrox hat bei der Parhelia ~80Mio. und liegt damit am oberen Ende was bei 0.15µm möglich scheint. Wenn der NV30 noch einmal 50% mehr an Transitoren haben soll, wird es wohl auch bei 0,13µm eng werden. Die dabei entstehende Wärme würde hohe Taktraten verhindern. Die aber braucht der NV30, wenn er nur ein 128-er Speicherinterface hat.

Gruß Axel

120Mio Transis in 0.13 passt schon. Da sehe ich keine Probs.

Quasar
2002-06-07, 11:18:12
Originally posted by zeckensack
Hä ???
Clipping passiert schon vor dem Tri-Setup, bevor die Pixelpipes überhaupt angetippt werden.

Was war denn das, was HyperZ-II da durchführt?
Irgendwas macht es schon relativ früh, was der GeForce nicht kann...

Quasar
2002-06-07, 11:20:45
Originally posted by Demirug
Bei 8 Pipes wäre das aber ein 256 Bit Interface was NVidia ja vermeiden will.
Das mit dem Z-Buffer ist keine gute Idee. Man erhöht ja dadurch nicht die gesamt bandbreite. Das Rendern von Shadowbuffern wird auch nur unnötig erschwert.

8 Pipes wären aber trotzdem schön, auch wenn das in dieser Form wohl nichts werden wird.

Wieso hilft ein separater Bus zum Z-Buffer-Memory nicht? Wenn der Chip dafür einen gesonderten Memory-Controller bereitstellt, wird zumindest der Rest des Interface dadurch nicht belastet...

Von Shadowbuffern habe ich leider kaum Ahnung....

zeckensack
2002-06-07, 11:37:58
Quasar:

Das was Hyper-Z da macht, ist ein vorgezogener Z-Test. Die Auch die Geforce 4Ti beherrscht das angeblich recht gut, Geforce 3 ansatzweise. Clipping ist keine per-Pixel Operation (wie der Z-Test), sondern bezeichnet das Abschneiden von Dreiecken an den Bildschirmrändern, verändert also die Geometrie.

Außerdem:
Der Kreuzbalkenspeicherkontrollierer liefert doch quasi schon die Möglichkeit, optimal auf den Z-Buffer zuzugreifen. Dann fällt halt ein Kanal für andere Sachen aus. Fünf Kanäle wären aber auch irgendwie komisch ...
hmmm, 160MB Speicher mit 160 Bit breiter Anbindung
*amkopfkratz*
Warum eigentlich nicht? :|

Demirug
2002-06-07, 11:54:58
Originally posted by Quasar
8 Pipes wären aber trotzdem schön, auch wenn das in dieser Form wohl nichts werden wird.


Das ich 8 Pipes auch nicht schlecht finde habe ich schon erwähnt.


Wieso hilft ein separater Bus zum Z-Buffer-Memory nicht? Wenn der Chip dafür einen gesonderten Memory-Controller bereitstellt, wird zumindest der Rest des Interface dadurch nicht belastet...


Das bringt nur was wenn du die gesamt Busbreite erhöhst. z.B. 128Bit+32Bit(Z) oder 256Bit+64Bit(Z)

In dem Fall ist es aber besser diese zusätzlichen Bandbreite dem normalen Memorycontroller zuzuschlagen. Das zweite Problem ist das der Z-Buffer speichertechnisch getrennt von Rest wäre. Die Menge müsste so ausgelegt werden das in der größten auflösung das AA Verfahren mit dem größten Z-Buffer bedarf noch geht. Wird dies aber nicht genutzt verschwendet man Speicher.


Von Shadowbuffern habe ich leider kaum Ahnung....

Bei Schdowbuffer werden die Z Werte aus der sicht der Lichtquelle in eine Textur gerrendert und dann bei rendern der Poly zur Schattenbestimmung genutzt. Bei getrennten Speicher blöcken müsste im Z-Speicher auch für solche Aktionen raum vorgesehen werden und man würde ein Verfahren benötigen mit dem sich ein ZBuffer in eine Textur übertragen läst. Diese würde dann aber beiden Memorysysteme belasten.

Demirug
2002-06-07, 12:00:02
Originally posted by zeckensack
Quasar:
Außerdem:
Der Kreuzbalkenspeicherkontrollierer liefert doch quasi schon die Möglichkeit, optimal auf den Z-Buffer zuzugreifen. Dann fällt halt ein Kanal für andere Sachen aus. Fünf Kanäle wären aber auch irgendwie komisch ...
hmmm, 160MB Speicher mit 160 Bit breiter Anbindung
*amkopfkratz*
Warum eigentlich nicht? :|

Die Idee ist gut. NVidia hat ja nur gesagt das 256 bit der Overkill wären. Wenn man aber ein 160 Bit Interface ohne zusätzlichen Layer auf dem PCB hinbekommt dürfte das ein guter Kompromiss sein.

Fragman
2002-06-07, 14:12:25
bis jetzt stehen nur 2 dinge fest:
1. wohl kein 256 bit interface, da das einfach zu teuer waere, und
2. keine tiler.
und das wohl kein quad ddr ( genaue bezeichnung weiss ich nicht) kommt scheint auch klar zu sein, da die technik noch nicht so weit ist. ich glaube nv wird natuerlich weiter den speichercontroller optimieren. nv wird diesmal auf qualitaet setzen, das hat man auch schon angekuendigt. man wird hundertprozentig besseres aa bieten, welches kaum noch performance frisst, dazu natuerlich auch auf af setzen, damit man endlich auch in hohen aufloesungen aa und af gleichtzeitig einsetzen kann. ich glaube auch, das man mit dem nv30 erstmals in richtung raytracing gehen wird, die andeutungen von nv technikern lassen das vermuten. die hohe transistorzahl koennte man mit, wie schon erwaehnt, mit groesseren chaches erklaeren, oder aber mit dem auch schon erwaehnten vertex co processor. an edram glaube auch ich nicht. der nv30 muss ja zwangslaeufig auch nicht schneller als ne g4 sein, wenn er die performance bei hoher quali auch in den neuesten games halten kann (damit meine ich ut2 und u2, vielleicht auch noch doom3), muss er bei q3 ja auch nicht gleich 100 frames mehr machen als ne g4.

Demirug
2002-06-07, 14:26:59
@fragman:

An Raytracing glaube ich nicht dafür bräuchte man noch mehr Bandbreite und würde ja eine art tiler schreiben. Denn bei Raytracen müssten ja erst mal die ganze Geodaten in der Karte gespeichert werden und dann für jeden Bildschirmpunkt eine Strahlverfolgung durchgeführt werden bei AA noch mehr.

turboschlumpf
2002-06-07, 14:53:35
es gibt immernoch gerüchte dass es eben doch ein 256bit ddr interface ist.
und wenn nicht muss es eben sli sein.
ansonsten hat nvidia keine chance.
fast immer sind die spiele eben bandbreitenlimitiert.

Fragman
2002-06-07, 18:47:46
die geodaten muessen doch heute schon komplett in die graka, jedenfalls bei vs (von der cpu kommend natuerlich noch), oder nicht? der rest waere reine rechenleistung, bandbreitenprobs seh ich da nicht. die rambestueckung geht immer hoeher, 128 mb werden sicher minimum, karten mit 256 werden wohl auch kommen, von daher duerfte auch erstmal genug da sein, knackpunt ist hier die rechenleistung.
es wird bestimmt auch nicht sofort ein raytracer beschleuniger kommen, sondern in die richtung entwickelt und stueck fuer stueck "eingebaut" werden.

Demirug
2002-06-07, 19:10:12
Originally posted by Fragman
die geodaten muessen doch heute schon komplett in die graka, jedenfalls bei vs (von der cpu kommend natuerlich noch), oder nicht? der rest waere reine rechenleistung, bandbreitenprobs seh ich da nicht. die rambestueckung geht immer hoeher, 128 mb werden sicher minimum, karten mit 256 werden wohl auch kommen, von daher duerfte auch erstmal genug da sein, knackpunt ist hier die rechenleistung.
es wird bestimmt auch nicht sofort ein raytracer beschleuniger kommen, sondern in die richtung entwickelt und stueck fuer stueck "eingebaut" werden.

Die Geodaten kommen über den AGP werden gerendert und dann verworfen.

Für das Raytracen muss alles in der Grafikkarte gespeichert sein. Bei der Strahlverfolgung werden dann sehr viele Zugriffe auf den GraKa Speicher notwendig.

Das viel größere Problem ist aber das man einen Raytracer nicht einfach Stück für Stück einbauen kann. Entweder ganz oder gar nicht. Die Spiele die es im Moment gibt könnte aber mit einer solchen Karte nichts anfangen.

Man bräuchte erst mal eine vollständig neue API für sowas.