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Archiv verlassen und diese Seite im Standarddesign anzeigen : AMD: neue Architektur - von Grund auf

up¦²
2006-01-16, 22:11:26
Ein Interview mit Phil Hester, AMD Chefkoch :wink:

We are evolving to what I'd say are a minimum of two brand-new core design points, new microarchitectures from the ground up. One is aimed at mobile computers and the very low-power space. Another is optimized for the high-end server space. The question we have now is: Can you pull down the server space, or pull up the mobile, enough to cover the desktop?
http://www.eetimes.com/news/latest/showArticle.jhtml?articleID=175803862
fi.suc
2006-01-16, 22:54:31
Die AMD64 architektur is ja auch schon nimmmer ganz taufrisch ^^
Bokill
2006-01-16, 22:59:27
Die AMD64 architektur is ja auch schon nimmmer ganz taufrisch ^^ Eine gelungene Architektur pflückt man nicht von den Bäumen.

Immerhin hat sich Intel auf einen sehr gelungenen Kern zurückbesonnen ... auf welchen Grundkern geht der Yonah nochmal zurück? ... Da war doch was mit dem PentiumPro ...
Coda
2006-01-16, 23:06:27
Die AMD64 architektur is ja auch schon nimmmer ganz taufrisch ^^Die superskalare out-of-order Ausführung von Code ist damit so ziemlich perfektioniert, man kann jetzt auf höheren Takt, weniger Stromhunger oder mehr Cores gehen.
fi.suc
2006-01-16, 23:11:45
Jo, ich hab ja nix gegen A64...naja bis auf Memcontroller ;)


ansonsten...intel das war doch zurück zu p3
Coda
2006-01-16, 23:18:38
Die Probleme des eingebauten Speichercontrollers haben nicht wirklich etwas mit der Architektur zu tun. Das wird sich mit DDR2 wahrscheinlich eh lösen, der ist deutlich weniger problematisch.
StefanV
2006-01-16, 23:21:10
Jo, ich hab ja nix gegen A64...naja bis auf Memcontroller ;)


ansonsten...intel das war doch zurück zu p3
1. meinst du wohl eher DDR-SDRAM.

2. ist das der Preis, den man für eine schnelle implementation zahlen muss!!
Man kann also entweder einen unproblematischen aber lahmen Controller einbauen oder aber einen der ab und an mal rumzickt, dafür aber recht schnellist.
Coda
2006-01-16, 23:30:36
Ich glaube nicht dass die Probleme etwas mit "schnell" oder "langsam" zu tun haben.
gisbern
2006-01-17, 02:16:27
@Coda : ich hab keine Ahnung von Porzessorarchtekturen etc., aber kann man wirklich sagen, daß eine gewissen Abarbeitung von gewissem Code nahe dem Optimum läuft ? also sind sich die Experten sicher, daß man dort nichts mehr groß optimieren kann ? du schriebst sowas zum A64 Core
BlackBirdSR
2006-01-17, 09:50:21
@Coda : ich hab keine Ahnung von Porzessorarchtekturen etc., aber kann man wirklich sagen, daß eine gewissen Abarbeitung von gewissem Code nahe dem Optimum läuft ? also sind sich die Experten sicher, daß man dort nichts mehr groß optimieren kann ? du schriebst sowas zum A64 Core

Man kann sicherlich noch weiter optimieren.
Beim K8 gibt es dutzende Stellen, an denen Sachen nicht so optimal laufen wie sie könnten.
Allerdings muss man dabei auch immer die restlichen Aspekte betrachten.
Hier ein Optimum zu erreichen, könnte einen extremen Aufand an Transistoren, Zeit, Geld und Taktverlust heißen. Und am Ende zählt ja bekanntlich nur das Optimum aus Leistung/Kosten.
Coda
2006-01-17, 10:28:22
Ja so war das gemeint, jede weitere Steigerung wird zumindest viel Fläche für wenig Gewinn wegnehmen.
up¦²
2006-01-19, 18:00:25
Vielleicht schon schneller als gedacht? und in Dresden! :smile:

Z-RAM promises 5 times the density of SRAM so could we see dual core chips with 5MB of L2 per core? The story also alludes to this tech showing up in AMD CPUs as soon as two years from now. In two years Fab 36 will be at full capacity, and 65nm will be well in hand. I for one wouldn't mind an ?FX60 with 10MB of L2 cache, or perhaps by then a quad core FX100 with 40MB of L2? :)

http://www.amdzone.com/modules.php?op=modload&name=News&file=article&sid=4767&mode=thread&order=0&thold=0
Gmax
2006-01-20, 13:02:32
Ein Artikel zu Z-Ram ist auch auf Hartware erschienen:

AMD lizensiert Z-RAM Technik für kondensatorlosen & dichteren Speicher

Prozessorhersteller AMD testet offenbar die Möglichkeit, den integrierten Pufferspeicher seiner CPUs durch die Z-RAM Technik deutlich zu vergrößern.

http://www.hartware.de/news_39329.html

Bitte immer nur Teaser/Auszüge von Artikeln/News posten, wenn diese urheberrechtlich geschützt sind.
Coda
2006-01-20, 13:24:44
DRAM ist aber deutlich langsamer als SRAM. Wenn dann eignet sich das als L3-Cache imho. Für L1 ist es definitiv ungeeignet.
ShadowXX
2006-01-20, 13:50:56
DRAM ist aber deutlich langsamer als SRAM. Wenn dann eignet sich das als L3-Cache imho. Für L1 ist es definitiv ungeeignet.

Für L1 bestimmt....aber da ist AMD ja sowieso nicht gerade knapp bestückt.

Und da der A64 sowieso mehr am L1 hängt, könnte ich mir durchaus auch vorstellen, das man damit den L2 aufbohren will.
Coda
2006-01-20, 13:53:13
Glaube ich nicht. AMD hat nämlich schon angekündigt L3 einzuführen. Für L2 ist das eher auch nicht geeignet.
mboeller
2006-01-20, 19:54:30
auf heise.de gibt es dazu auch einen Bericht:

http://www.heise.de/newsticker/meldung/68588


....Die Zero-Capacitor-RAM-Zellen sollen im Vergleich zu herkömmlichen eDRAM- oder 6T-SRAM-Zellen eine fünffach höhere Packungsdichte auf dem Die ermöglichen.....
Wuermchen81
2006-01-23, 11:20:58
Ich denke, im ersten Schritt wird der herkömmliche L2 stark beschnitten, sagen wir auf 256kB pro Core. Dazu kommt dann massiv Z-RAM-L3 mit halbem Prozessortakt, z.B. 4MB. Damit dürfte man dann etwa dieselbe Diefläche wie jetzt haben, allerdings mit wesentlich mehr Cache. Wobei die Frage ist, wieviel Mehrleistung das bringen würde...
Eine Generation später könnte man dann den L3 wieder rausschmeißen und optimierten Z-RAM als full speed L2 nehmen. Daß das gehen könnte, wurde in der ursprünglichen Meldung auch erwähnt. Schließlich handelt es sich ja nicht mehr wirklich um DRAM mit einem langsamen Kondensator sondern man nutzt einfach einen sehr unschönen Nebeneffekt von SOI...
SKYNET
2006-01-23, 12:24:46
*speku* L1 wird sicherlich aufgestockt auf 256kb, der L2 wird sich irgendwo bei 2-8MB einpendeln, L3 wird dann mit sicherheit 8-16MB bekommen....
Coda
2006-01-23, 12:28:14
Ich denke, im ersten Schritt wird der herkömmliche L2 stark beschnitten, sagen wir auf 256kB pro Core. Dazu kommt dann massiv Z-RAM-L3 mit halbem Prozessortakt, z.B. 4MB. Damit dürfte man dann etwa dieselbe Diefläche wie jetzt haben, allerdings mit wesentlich mehr Cache. Wobei die Frage ist, wieviel Mehrleistung das bringen würde...
Eine Generation später könnte man dann den L3 wieder rausschmeißen und optimierten Z-RAM als full speed L2 nehmen. Daß das gehen könnte, wurde in der ursprünglichen Meldung auch erwähnt. Schließlich handelt es sich ja nicht mehr wirklich um DRAM mit einem langsamen Kondensator sondern man nutzt einfach einen sehr unschönen Nebeneffekt von SOI...Lohnt sich eigentlich nicht, da das frühestens mit 65nm kommt. Dann hat man eigentlich genug Fläche um bei mindestens 512KiB SRAM als L2 zu bleiben.

Beim Cache spielt eben die Latenz eine sehr wichtige Rolle und da ist L3 eben nur ein zusätzlicher Zwischenschritt kann aber L2 nicht ersetzen. Deshalb glaube ich nicht dass da viel beschnitten werden kann ohne doch wieder irgendwo Performance zu verlieren.
BlackBirdSR
2006-01-23, 13:19:49
*speku* L1 wird sicherlich aufgestockt auf 256kb, der L2 wird sich irgendwo bei 2-8MB einpendeln, L3 wird dann mit sicherheit 8-16MB bekommen....


Meiner Ansicht nach völlig daneben die Spekulation.
Beim L1 Cache spielen ja Zugriffe eine extrem wichtige Rolle, und ob man da wirklich auf 256KB gehen kann?
Es liegt ja nicht an der Größe oder Verlustleistung, dass der L1 Cache eher klein ist.
Coda
2006-01-23, 14:26:31
Vor allem ist der L1 bei AMD auch ziemlich ins Layout integriert, da kann man nicht "mal eben" doppelt so viel verbauen.
pippo
2006-01-23, 17:01:37
Vorallem ist Z-Ram auch viel zu langsam um als L1-Cache zu dienen. Der Prozessor würde nur langsamer werden.
GloomY
2006-01-23, 17:03:29
Die AMD64 architektur is ja auch schon nimmmer ganz taufrisch ^^AMD64 ist der Befehlssatz. Was du meinst ist die Implementation in Form des K8 (sprich: Athlon64, Opteron, Turion etc.)
@Coda : ich hab keine Ahnung von Porzessorarchtekturen etc., aber kann man wirklich sagen, daß eine gewissen Abarbeitung von gewissem Code nahe dem Optimum läuft ? also sind sich die Experten sicher, daß man dort nichts mehr groß optimieren kann ? du schriebst sowas zum A64 CoreDas gibt es sehr selten und trifft wenn überhaupt nur auf sehr speziellen und handoptimierten Code zu. Im Allgemeinen liegt die Praxis weit hinter dem theoretisch Möglichen zurück.
Für L1 bestimmt....aber da ist AMD ja sowieso nicht gerade knapp bestückt.

Und da der A64 sowieso mehr am L1 hängt, könnte ich mir durchaus auch vorstellen, das man damit den L2 aufbohren will.Irr' ich mich oder benutzen die FP-Einheiten nur den L2 Cache? Insofern wäre das Argument mit dem "am L1 hängen" zumindest dafür nicht zutreffend...
*speku* L1 wird sicherlich aufgestockt auf 256kb, der L2 wird sich irgendwo bei 2-8MB einpendeln, L3 wird dann mit sicherheit 8-16MB bekommen....Dieser Post ist vollkommen realitätsfern und damit sinnfrei. Spar dir - nein uns - doch bitte sowas in Zukunft.

Außerdem sind wir hier bei Technologie und nicht im Spekulationsforum. Hier geht es um das, was technisch möglich ist und nicht um realitätsferne Wunschvorstellungen...
zeckensack
2006-01-23, 17:06:57
Irr' ich mich oder benutzen die FP-Einheiten nur den L2 Cache?Ich glaube du irrst dich. Bei Netburst läuft das so, aber nicht beim K8.