BlackBirdSR
2006-04-21, 21:45:08
Hi.
Es passt vielleicht nicht ganz hier rein, da Bücher zumindest momentan noch ohne Strom laufen. Allerdings finde ich, das Thema selbst passt hier am besten rein.
Es geht also um Bücher die sich mit Hardware beschäftigen. Viele würden vielleicht gerne dies und das lesen, finden aber keine guten Angaben ob das Buch überhaupt ihren Vorstellungen entspricht.
Anfangen möchte ich mit 2 Büchern, die unterschiedlicher nicht sein könnten.
Im Laufe der nächsten Tage werden sich die Infos dazu mehren. Bisher gibt es mal einen kurzen Überblick, damit andere Foren-Member vielleicht auch so etwas versuchen.
Das erste Buch das ich momentan neben mir liegen habe:
Tom Shanley - The Unabridged Pentium 4 IA32 Processor Genealogy
Mindshare INC. Addison Wesley
ISBN 032124656X
@Amazon (http://www.amazon.de/exec/obidos/ASIN/032124656X/qid%3D1145657316/302-6563169-9577661)
Dieses 1650 Seiten Monster (weitere Kapitel auf beiliegender CD) könnte als Nachschlagewerk für Intel Prozessoren vom 386 bis zum Pentium-M gelten. Dementsprechend ist es auch aufgebaut.
Behandelt wird die generelle Architektur von x86, und dann jeweils die spezielle Mikroarchitectur der IA32 Prozessoren. Dabei kann man Alles erfahren, was man schon immer wissen wollte, und zugleich den Rest, den man sonst auch nie zu Gesicht bekommen hätte.
Das Buch ist nicht gerade billig, und meiner Meinung nur für jemanden geeignet der es zum Nachschlagen braucht, oder seine Vorkenntnisse ausbauen will. Wer allerdings die IA32 Dokumente von Intel gelesen hat, dem kommt vieles sehr vertraut vor.
Leseprobe:
Hyperthreading Instruction Decode:
Refer to Figure 39-9 on Page 982. The instruction Decoder is a shared resource. The instructions requested by the two logical processors are deposited in the Instruction Streaming Buffers and are then forewarded to the instruction Decoder to be decoded into µops. Rather than alternating between the two Instruction Stream Buffers in each clock cycle, the designers made the decision to decode several instructions from one logical processor´s buffer. This decision was based on die size considerations and complexity.
L1 Data Cache:
The Pentium4 processor familiy´s L1 Data Cache has the following major characteristics.
It is a dedicated data Cache. Unlike a unified cache which caches both code and data, the Data Cache treats all information as data. If an instruction from the Code Segment is loaded into a register using a load µop, the processor treats it as a data access and performs a lookup in the Data Cache.
It is an 8KB, 4-way set associative, write through cache.
The L1 data cache is virtually-addressed and physically tagged
The cache line size is 64 bytes
It is a non-blocking cache (can handle up to four load misses before it stops servicing additional load µops)
It has a 128-bit (16 byte) path to the FPU to handle FP load operations
It has a 256-bit( 32 byte) path to the L2 ATC
Genauere Infos folgen in ein paar Tagen...
Das 2. Buch könnte unterschiedlicher nicht sein.
Bob Colwell - The Pentium Chronicles The People, Passion, and Politics Behind Intel's Landmark Chips
Wiley-IEEE Computer Society Press
ISBN 0471736171
@Amazon (http://www.amazon.de/exec/obidos/ASIN/0471736171/qid%3D1145657468/302-6563169-9577661)
Dieses ca 210 Seiten Buch stammt quasi vom Erfinder der P6-Mikroarchitektur selbst, und beschäftigt sich nicht mit technischen Details.
Vielmehr geht es um die verschiedenen Phasen der Entwicklung, des Werdegangs des gesamten Teams, wie wichtig funktionierendes Team Management ist und welche politischen und strategischen Entscheidungen in die Entwicklung mit eingeflossen sind.
Das Buch liest sich sehr flüssig und alles andere als trocken.
Man bekommt sehr interessante Einblicke in die Firma Intel und die Entwicklung der wohl erfolgreichsten Mikroarchitektur der heutigen Zeit.
Leseprobe:
In June 1990, I joined Intel Corporation's new Oregon microprocessor design division as a senior computer architect on a new project, the P6. This division would eventually grow to thousands of people but at the moment it had a population of exactly one - me. I spent my first day buried in forms, picking primary health-care providers mostly on basis of how much I liked their names. The second day, my boss stuck his head in my office and said, "Your job is to beat the P5 chip by a factor of two on the same process technology. Any questions?" I replied, "Three. What's a P5? Can you tell me more about Intel's process technology plans? And where's the bathroom?"
When I joined Intel in 1990 to start a new design team in Oregon, I was prepared to contend with some understandable hostility from the exisiting x86 Team in Santa Clara. After all, that team built Intel; they did the 286, the 386, and were finishing the 486. They were the chip design authorities in the company and if they had wanted to pick on the new kid on the block, they would have been within their rights.
But they didn't. Every time I called or visited the P5/Pentium team, they were the very model of professionalism: helpful, engaged, interested, and forthcoming.
Unfortunately, things always change, and if they are already good, there are few ways for them to get better and many ways for them to get worse. Intel found one of the many ways when it commissioned the Santa Clara team to conceive and implement a new 64-bit instruction set architecture (IA64), eventually known as the Itanium Processor Family (IPF), and then gave them (what I believe were) confused and conflicting project goals.
Mehr folgt ebenfalls in einigen Tagen...
Es passt vielleicht nicht ganz hier rein, da Bücher zumindest momentan noch ohne Strom laufen. Allerdings finde ich, das Thema selbst passt hier am besten rein.
Es geht also um Bücher die sich mit Hardware beschäftigen. Viele würden vielleicht gerne dies und das lesen, finden aber keine guten Angaben ob das Buch überhaupt ihren Vorstellungen entspricht.
Anfangen möchte ich mit 2 Büchern, die unterschiedlicher nicht sein könnten.
Im Laufe der nächsten Tage werden sich die Infos dazu mehren. Bisher gibt es mal einen kurzen Überblick, damit andere Foren-Member vielleicht auch so etwas versuchen.
Das erste Buch das ich momentan neben mir liegen habe:
Tom Shanley - The Unabridged Pentium 4 IA32 Processor Genealogy
Mindshare INC. Addison Wesley
ISBN 032124656X
@Amazon (http://www.amazon.de/exec/obidos/ASIN/032124656X/qid%3D1145657316/302-6563169-9577661)
Dieses 1650 Seiten Monster (weitere Kapitel auf beiliegender CD) könnte als Nachschlagewerk für Intel Prozessoren vom 386 bis zum Pentium-M gelten. Dementsprechend ist es auch aufgebaut.
Behandelt wird die generelle Architektur von x86, und dann jeweils die spezielle Mikroarchitectur der IA32 Prozessoren. Dabei kann man Alles erfahren, was man schon immer wissen wollte, und zugleich den Rest, den man sonst auch nie zu Gesicht bekommen hätte.
Das Buch ist nicht gerade billig, und meiner Meinung nur für jemanden geeignet der es zum Nachschlagen braucht, oder seine Vorkenntnisse ausbauen will. Wer allerdings die IA32 Dokumente von Intel gelesen hat, dem kommt vieles sehr vertraut vor.
Leseprobe:
Hyperthreading Instruction Decode:
Refer to Figure 39-9 on Page 982. The instruction Decoder is a shared resource. The instructions requested by the two logical processors are deposited in the Instruction Streaming Buffers and are then forewarded to the instruction Decoder to be decoded into µops. Rather than alternating between the two Instruction Stream Buffers in each clock cycle, the designers made the decision to decode several instructions from one logical processor´s buffer. This decision was based on die size considerations and complexity.
L1 Data Cache:
The Pentium4 processor familiy´s L1 Data Cache has the following major characteristics.
It is a dedicated data Cache. Unlike a unified cache which caches both code and data, the Data Cache treats all information as data. If an instruction from the Code Segment is loaded into a register using a load µop, the processor treats it as a data access and performs a lookup in the Data Cache.
It is an 8KB, 4-way set associative, write through cache.
The L1 data cache is virtually-addressed and physically tagged
The cache line size is 64 bytes
It is a non-blocking cache (can handle up to four load misses before it stops servicing additional load µops)
It has a 128-bit (16 byte) path to the FPU to handle FP load operations
It has a 256-bit( 32 byte) path to the L2 ATC
Genauere Infos folgen in ein paar Tagen...
Das 2. Buch könnte unterschiedlicher nicht sein.
Bob Colwell - The Pentium Chronicles The People, Passion, and Politics Behind Intel's Landmark Chips
Wiley-IEEE Computer Society Press
ISBN 0471736171
@Amazon (http://www.amazon.de/exec/obidos/ASIN/0471736171/qid%3D1145657468/302-6563169-9577661)
Dieses ca 210 Seiten Buch stammt quasi vom Erfinder der P6-Mikroarchitektur selbst, und beschäftigt sich nicht mit technischen Details.
Vielmehr geht es um die verschiedenen Phasen der Entwicklung, des Werdegangs des gesamten Teams, wie wichtig funktionierendes Team Management ist und welche politischen und strategischen Entscheidungen in die Entwicklung mit eingeflossen sind.
Das Buch liest sich sehr flüssig und alles andere als trocken.
Man bekommt sehr interessante Einblicke in die Firma Intel und die Entwicklung der wohl erfolgreichsten Mikroarchitektur der heutigen Zeit.
Leseprobe:
In June 1990, I joined Intel Corporation's new Oregon microprocessor design division as a senior computer architect on a new project, the P6. This division would eventually grow to thousands of people but at the moment it had a population of exactly one - me. I spent my first day buried in forms, picking primary health-care providers mostly on basis of how much I liked their names. The second day, my boss stuck his head in my office and said, "Your job is to beat the P5 chip by a factor of two on the same process technology. Any questions?" I replied, "Three. What's a P5? Can you tell me more about Intel's process technology plans? And where's the bathroom?"
When I joined Intel in 1990 to start a new design team in Oregon, I was prepared to contend with some understandable hostility from the exisiting x86 Team in Santa Clara. After all, that team built Intel; they did the 286, the 386, and were finishing the 486. They were the chip design authorities in the company and if they had wanted to pick on the new kid on the block, they would have been within their rights.
But they didn't. Every time I called or visited the P5/Pentium team, they were the very model of professionalism: helpful, engaged, interested, and forthcoming.
Unfortunately, things always change, and if they are already good, there are few ways for them to get better and many ways for them to get worse. Intel found one of the many ways when it commissioned the Santa Clara team to conceive and implement a new 64-bit instruction set architecture (IA64), eventually known as the Itanium Processor Family (IPF), and then gave them (what I believe were) confused and conflicting project goals.
Mehr folgt ebenfalls in einigen Tagen...