Larrabee Roadmap

[AnarchX]

http://img407.imageshack.us/img407/3429/kaigai36403le18c3bz6.jpg (http://imageshack.us)
http://pc.watch.impress.co.jp/docs/2007/0611/kaigai364.htm

Das sieht aber wieder nicht nach einem Lauch einer GraKa-Version in 2008 aus. Oder versteht man das unter Demo?

[Coda]

Wahrscheinlich nicht. Viel interessanter finde ich aber, dass das Ding anscheinend doch x86 ist.

[AnarchX]

Wahrscheinlich nicht. Viel interessanter finde ich aber, dass das Ding anscheinend doch x86 ist.

Das war imo doch schon länger bekannt, dass es sich um In-Order-x86-Kerne handelt.

Aber natürlich wird es Entwickler sicherlich erfreuen.;)

[Gast]

Da steht auch noch was dazu: http://www.heise.de/ct/07/13/022/

Wer weiß, vielleicht kann man ja Intel jetzt schön abmahnen, es sei denn, man schickt uns den allerersten Larrabee-Prozessor ... Dessen Existenz hatte Pat Gelsinger auf dem Pekinger IDF erstmals als IA32++ bestätigt, und wie schon im IDF-Artikel erwähnt, sieht es danach aus, dass Larrabee mit einem auf 512 Bit verbreiterten SSE arbeitet - SIMD16 genannt, wegen der 16-fach parallelen SP- und 32-Bit-Integer-Operationen. Außerdem wird es mit einer größeren Anzahl direkt adressierbarer SSE-Register ausgestattet sein als jetzt, möglicherweise gar mit 128, so wie Cell auch - da wird man an dem SSE-Instruktionssatz ganz schön herumstricken müssen.

Der Kern selbst ist ein recht einfaches In-Order-Design für x86, bei dem die Wartezeiten durch Vierfach-SMT (Simultaneous Multithreading) überbrückt werden.


Teraflop-Gleitkommaleistung in doppelter Genauigkeit pro Chip ist in der Tat ein dickes Pfund, mit dem man die Wissenschaftler in Michigan sicher beeindrucken konnte. ATI und Nvidia beschränken sich bislang auf einfache Genauigkeit - für Grafik reicht diese zwar aus, für HPC ist das jedoch meist zu wenig.

Für den Larrabee-Grafikchip ist gemäß Tabelle ein integriertes Interface zum Grafikspeicher (GDDR/ Fast DRAM) mit maximal 2 GByte Kapazität vorgesehen, über das die Kerne dann flott mit 128 GByte/s kommunizieren können. Der Hauptspeicher wird dann vergleichsweise langsam via CSI angesprochen. In der HPC-Fassung soll der Speicher (DDR3/FBD/GDDR bis 32 GByte) direkt mit 20 bis 50 GByte/s angebunden sein.

[Gast]

Aber natürlich wird es Entwickler sicherlich erfreuen.;)
Solange es einen passenden Compiler C++ gibt, ist Entwicklern sowas eigentlich egal. Den Code musst man für eh neu schreiben, da die Probleme der Cell SPEs auch in leicht abgeschwächter Form für Larrabee bestehen.
Grafikkartenhersteller haben es verpennt herstellerunabhängige C++ Extensions mit passende Compiler zu veröffentlichen. Jetzt ist es langsam zu spät um mit Intel zu konkurrieren.