10fache Rechenleistung durch dreidimensionale Chips

[Gmax]

So genannte SGT (Surrounding Gate Transistors) ermöglichen laut Masuoka Computerchips, welche sich nicht nur in zwei Dimensionen (x,y) sondern zusätzlich in eine dritte (z) ausdehnen können. Auf diese Weise aufgebaute Schaltkreise sollen bis zu zehnmal schneller sein als die heutigen.

http://www.tweakpc.de/news/12995/zehnfache-rechenleistung-durch-dreidimensionale-chips/

[AnarchX]

Forscht z.B. Intel auch schon länger daran: Tri-Gate (http://www.computerbase.de/news/allgemein/forschung/2006/juni/intel_tri-gate-transistor/).

Aber wie so etwas laut den Japanern günstiger zu fertigen sein soll, frage ich mich schon. :|

[rotalever]

Hört sich auf jeden Fall sehr interessant an. Mit 10x schneller ist wohl 10x höhere Taktfrequenz gemeint? :eek:
Quadcore: 4*30Ghz...^^

[Spasstiger]

Hört sich auf jeden Fall sehr interessant an. Mit 10x schneller ist wohl 10x höhere Taktfrequenz gemeint? :eek:
Quadcore: 4*30Ghz...^^
Durch den zusätzlichen Freiheitsgrad kann man die Signalwege kürzer halten und wesentlich mehr Einheiten im gleichen Takt ansprechen.
Der Grund, warum z.B. der Cell bei Double Precision so langsam ist, liegt nicht etwa an einer fehlenden Hardware-Einheit. Die Double-Precision-Einheiten in den SPEs sind lediglich zu weit vom Bus entfernt, als dass man sie in jedem Takt nutzen kann.

[Coda]

Bist du dir da sicher? Ich würde eher vermuten, dass die Recheneinheiten für Double-Precission mehr Takte brauchen.

[Spasstiger]

Bist du dir da sicher? Ich würde eher vermuten, dass die Recheneinheiten für Double-Precission mehr Takte brauchen.
Naja, ich hab das von nem Komilitonen aufgeschnappt, der sich mit einem der Entwickler der Cell-SPEs bei IBM unterhalten hat.
Es ist wohl eine Zusatzeinheit für Double Precision vorhanden, diese ist aber so weit weg vom Bus, dass man trotzdem mehr als einen Takt braucht (weil man die Priorität wohl auf einen hohen Takt für gute Single-Precision-Performance gelegt hat).
Hätte man jetzt einen dreidimensionalen Aufbau, wäre das Problem nicht entstanden (dann könnte man auch den Bus zu den SPEs deutlich kürzer halten).

[Gast]

Wie ätzt und belichtet man so einen 3d Chip eigentlich?


Bei den heutigen 2d Chips ist es klar.
Das Silizium wird lackiert, eine Fotoplatte deckt dann die nicht wegzuätzenden
Bereiche ab, während das UV Licht da wo die Fottoplatte nicht ist, den Lack
zerstört.
Danach kommt der Chip in ein Ätz und Dotierbad, wo dann die Teile die man nicht haben will, rausgeätzt werden, bzw. dotiert werden.

In 2d geht das alles, wie aber macht man das bei 3d?

Macht man einzelne 2d Schichten und klebt sie hintereinadner zusammen?

[LIVI@HOME]

Wenn die Packungsdichte steigt, heisst das doch nicht zwangsläufig 10x schneller.
Nur dass n-Millionen Transistoren dann mehr in den selben Raum passen, der Chip/Die extreme Hitzeprobleme bekommt, da die Hotspots jetzt innerhalb des Materials liegen und die klassische Herstellung erstmal die Produktion für Jahre nicht herstellen kann wird letztendlich der Chip unbezahlbar.
Unbezahlbare Chips gibts heute auch schon und selbst in Großrechenanlagen werden eher normale Chips zu Massen verbaut, als auf wenige Extreme zurückzugreifen.

Sinnhaftigkeit für Endanwender für min 5 - 10 Jahre nicht existent. Dennoch interessant.

[Undertaker]

die kühlung ist auch für mich die größte fragestellung... high-end produkte lassen sich damit wohl vorerst nicht fertigen...

[rotalever]

Das Problem der Kühlung besteht ja vor allem für die Innenbereiche eines solchen Gebildes. Würde man aber innen keine Transistoren verbauen, sondern nur an den "Wänden" und dies dann mit entsprechend Wärmeleitendem Zeug umgeben (Kohlenstoff), dann hätte man doch wohl das Problem gelöst?

[GeneralHanno]

in 30 Jahren wissen wir mehr ;)

das ist doch grundlagenforschung und das wird sich in den nächsten 10 Jahren auch nicht ändern.

[Gast]

Ich denke das Problem werden einfach die Fertigungskosten sein. Grundsätzlich ist ja der Platz nicht das Problem, sondern die Kosten. Rein technisch würde ja nichts dagegen sprechen, dass man Chips mit 10x10cm fertigt. Man muss halt die Spannung reduzieren und das Ganze niedriger takten, damit es nicht abraucht, aber es wäre deutlich schneller zumindest bei Grafikkarten, wo sich alles parallelisieren lässt. Das Problem daran ist, dass es sauteuer zu fertigen ist und ob man 100cm^2 in 1 Schicht fertigt oder 1cm^2 in 100 Schichten, macht kostentechnisch nicht viel Unterschied. Einmal abgesehen davon werden heutige CPUs schon in mehreren Schichten (so um die 10) gefertigt, also nicht viel neues. Bei CPUs macht das auch wegen der Wärmeentwicklung nicht wirklich Sinn. Wo es jedoch etwas bringen würde, wäre bei Speicher (RAM oder Flash), wenn man eine Möglichkeit zur Fertigung findet, wo die Kosten nicht linear mit der Dicke wachsen (eventuell irgendeine Kristallstruktur).

[Spasstiger]

Rein technisch würde ja nichts dagegen sprechen, dass man Chips mit 10x10cm fertigt. Man muss halt die Spannung reduzieren und das Ganze niedriger takten, damit es nicht abraucht, aber es wäre deutlich schneller zumindest bei Grafikkarten, wo sich alles parallelisieren lässt.
Signale breiten sich nicht in unendlich kurzer Zeit aus.
Bei großen Chips muss man den Takt zwangsweise senken, damit man möglichst viele Einheiten im gleichen Takt (also latenzfrei) ansprechen kann.
Und wenn man von der Fläche 1*1 cm hochgeht auf 10*10 cm, muss man den Takt auf ca. 1/10 absenken oder eben den Chip in viele Bereiche unterteilen, die nur mit Latenzen von mehreren Takten genutzt werden können.

/EDIT: Ok, bei einer GPU wären Latenzen natürlich verschmerzbar, da man in der Regel nur lokal Abhängigkeiten hat und jedes Pixelquad für sich gerechnet werden kann. Und ob nun ein fertig gerendertes Quad zehn Takte später am Framebuffer ankommt als ein anderes Quad, spielt für die Ausgabe bei 60-120 Hz keine Rolle.

[Gast]

Signale breiten sich nicht in unendlich kurzer Zeit aus.
Bei großen Chips muss man den Takt zwangsweise senken, damit man möglichst viele Einheiten im gleichen Takt (also latenzfrei) ansprechen kann.

man muss ja nicht unbedingt in einem takt vom einen zum anderen ende, in einem takt muss ja nur eine pipelinestufe durchschalten.

[viking]

Wirklich interessant die Sache... ich habe das Glaube bei PCGH oder Computerbase gelesen... ich freu mich auf die Zukunft, wenn es nicht wieder eine "Zukunftsvision" sein sollte...

[K4mPFwUr$t]

so gesehen sind ja die heutigen chips auch "3d cores". es wird ja nicht nur eine lage afaik erstellt bei der herstellung.

zumal ich mich ernsthaft frage wie man hotspots in den griff bekommen will bei einem 3d core?
aber bis das wohl kommen wird, hat jeder homeuser einen minikompressor im PC :ulol:

[orda]

so gesehen sind ja die heutigen chips auch "3d cores". es wird ja nicht nur eine lage afaik erstellt bei der herstellung.

zumal ich mich ernsthaft frage wie man hotspots in den griff bekommen will bei einem 3d core?
aber bis das wohl kommen wird, hat jeder homeuser einen minikompressor im PC :ulol:

Nein, bis dahin haben wir die Fertigungsstrukturen so weit gedrückt, dass deltaT kein Problem mehr darstellt in Bezug auf die Kühlung der Hotspots.

[Gast]

Durch den zusätzlichen Freiheitsgrad kann man die Signalwege kürzer halten und wesentlich mehr Einheiten im gleichen Takt ansprechen.
Der Grund, warum z.B. der Cell bei Double Precision so langsam ist, liegt nicht etwa an einer fehlenden Hardware-Einheit. Die Double-Precision-Einheiten in den SPEs sind lediglich zu weit vom Bus entfernt, als dass man sie in jedem Takt nutzen kann.
ich glaube da hast du was falsch verstanden ;).

[Hvoralek]

Der Grund, warum z.B. der Cell bei Double Precision so langsam ist, liegt nicht etwa an einer fehlenden Hardware-Einheit. Die Double-Precision-Einheiten in den SPEs sind lediglich zu weit vom Bus entfernt, als dass man sie in jedem Takt nutzen kann.Wäre es nicht ziemlich krasse Transistorverschwendung, vollwertige 64- bit- Einheiten zu verbauen, obwohl man sie nicht nutzen kann? :|

[Silverbuster]

Mal was zur Kühlung.... entwickelt da zur Zeit nicht jemand Nanoröhrchen die mit einem Gas oder eine speziellen Flüssigkeit gefüllt sein sollen, welche dann direkt zwischen die Transistoren verlegt werden können zum kühlen? Meine da mal was vor Monaten auf Golem oder heise gelesen zu haben.

[Spasstiger]

Wäre es nicht ziemlich krasse Transistorverschwendung, vollwertige 64- bit- Einheiten zu verbauen, obwohl man sie nicht nutzen kann? :|
Man kann sie ja nutzen. Aber halt nicht bei dem hohen Takt, der beim Single-Precision-Teil möglich ist.
Vielleicht sind die Double-Precision-Erweiterungen im endgültigen Design auch gar nicht mehr drin, weil durch diese halt nicht die Taktanforderungen eingehalten werden können und sie dadurch nicht sinnvoll nutzbar sind.
Die aufgeschnappten Infos stammen halt von einem IBM-Ingenieur, der diese Double-Precision-Erweiterungen in den SPEs entwickelt hat, und ich hab nicht die ganze Geschichte mitbekommen. Eventuell war auch nur ein Zwischendesign mit den Double-Precision-Einheiten ausgestattet und dann hat man halt in der Simulation festgestellt, dass das so nix wird.

[Gast]

so gesehen sind ja die heutigen chips auch "3d cores". es wird ja nicht nur eine lage afaik erstellt bei der herstellung.


die interconnects gehen über mehrere lagen, allerdings gibt es nur eine transistorenebene.

[Gast]

Hmm...dachte das Problem mit der Hitzeentwicklung gabs schon damals, wo die ersten DCs raukamen. Jetzt gibs schon Achtekern-Prozessoeren (Octocore?) bzw. 16-Kern schon in Arbeit. Und trotzdem hat man nicht wirklich Hitzeprobleme.

Wie gesagt, wenn man die Transistoren weiter außerhalb anpflanzt, sollte das keine größeren Probleme darstellen, zumal ja dann neue Kühltechniken (3d-Kühler? welche den Chip begrenzt umschließen?) auf den Markt kommen werden.

Alles eine frage der Zeit, denke ich mal.

[Gast]

transistoren ausßerhalb anpflanzen?
wo bleibt der sinn von 3d-cjips?

[Daredevil]

die kühlung ist auch für mich die größte fragestellung... high-end produkte lassen sich damit wohl vorerst nicht fertigen...
Alles in Öl baden lassen ^^

[Undertaker]

die sauerrei kennt man doch schon von thg :D

[Gast]

die sauerrei kennt man doch schon von thg :D
Und die Wissen auch warum sie nicht mehr davon berichtet haben als eine Woche *hust* gelaufen ist.

Obwohl ist es nicht vorher abgeraucht? Dank Kriechströmen und Überhitzung?

[LIVI@HOME]

Obwohl ist es nicht vorher abgeraucht? Dank Kriechströmen und Überhitzung?

Mit dem richtigen liquiden Kühlmittel ging es dann glaube ich, wobei die Ionisierung die Kühlflussigkeit irgendwann leitend werden lässt. Hatten die nicht Glyzerin am Schluss???

Aber die Probleme eines 3d-Core sind doch die, dass der wahre Kern eine relativ kleine Oberfläche im Verhältnis zu seinen Transistoren hat. Was nicht Kühlunterstützend ist. Und die Ausbeute (yield) sich nicht gerade zum besseren wendet, wenn hochintegrierte Chips gefertigt werden.

Ausserdem
Das ist doch der grundsätzlich gegensätzliche Trend der sonst überall zu erkennen ist. Von CISC zu RISK aber massive Multi.

Ich könnte mir eher eine nachträgliche Assemblierung von vielen kleinen unabhängig gefertigten RISK-Zellen in einen 3D-CHIP-WÜRFEL vorstellen.

Wenn die Zellen aber wenig Strom ziehen, dann könnte eine CPU Einheit ja auch aussehen wie ein Speicher-Modul heute. So 8 bis 16 kleine Chips nebeneinander auf einer Senkrecht montierten Platine. Davon dann 4 bis xx in einen Rechner. ;D;D;D;D;D
Jeder die Power eines Q6600@3Ghz *träum* und endlich könnte ich Crysis per Softrendering flüssig auf meinem 30" Spielen *doppel-träum*

[Siggi]

Das is ja alles schon sehr interressant,
ich könnte mir das schon vorstellen, weil man durch nanoröhrchen doch relativ viel Hitze absorbieren kann und so wie das bei Intel ausgesehen hat könnte man diese röhrchen auch zwischen den einzelnen schaltungen platzieren und dann hat man eine wirklich interne Kühlung :D.
Und wenn man mal überlegt wieviel kohle Intel sowieso schon dareinsteckt isses nur ne frage der Zeit bis man auch 3d chips wieder schachteln kann. Sowas wie 3dx2^^.
Werde das auf jeden fall mal weiterbeobachten.=)