Anpassung des Chipdesigns bei shrink?

[ESAD]

Inwiefern muss eigentlich bei einem shrink das chipdesign angepasst werden?

[Zool]

Beim Die-Shrink muss man neben veränderte Betriebsspannung auch neuerdings Laufzeitunterschiede bei kürzer werdenden Leiterbahnen berücksichtigen.

[ESAD]

und wie werden so laufzeitunterschiede kompensiert? muss da ein mensch noch hand anlegen oder kann das alles hinreichend simulierd und automatisch angepasst werden?

[AnarchX]

Kommt ganz auf den Shrink an, die Halfnodes der Fabs sind optische Shrinks. Full-Nodes kommen natürlich immer mit neuen Bibliotheken, was den Floorplan verändert und was natürlich über entsprechende Software geschieht.

[Coda]

Inwiefern muss eigentlich bei einem shrink das chipdesign angepasst werden?
Custom-Design-Logik muss nochmal komplett neu gemacht werden wenn es ein neuer Full-Node ist, da sich dann die Transistorparameter komplett ändern. Zudem muss das ganze dann neu simuliert werden.

Das ist alles andere als trivial.

[Corny]

was ist ein Full-Node und was ein Half-Node?

[Epizentrum]

90nm ist full-node und der nächstkleinere 80nm Prozess ist ein half-node. Und so weiter..

[Coda]

Eine Half-Node ist auch nur ein einfacher optischer Shrink, während bei einer Full-Node auch neue Materialien etc. in den Prozess integriert werden.

[Ikon]

was ist ein Full-Node und was ein Half-Node?

Full- und Half-Node-Prozesse wechseln sich gegenseitig jeweils ab. Da die Produktionskosten von Halbleitern gewöhnlich nach Die-Fläche berechnet werden, ist es für die Hersteller schon immer interessant gewesen, selbige möglichst klein zu halten. Üblicherweise ist der Umschwung zu einem neuen Fertigungsprozess aber eine finanziell und zeitlich sehr aufwändige Sache. Hier kommen die Half-Nodes ins Spiel -> anstatt mehrere Jahre auf den folgenden Full-Node zu warten, macht man einen kleineren Zwischenschritt mittels Half-Node. Das Endprodukt ist ein "einfacher" optischer Shrink eines oft schon in der Produktion befindlichen Designs, das die Die-Fläche etwas reduziert und somit ein günstigeres Drop-In-Replacement für den "alten" Chip darstellt (muss aber nicht sein - einige neue Chips werden auch direkt in einem Half-Node-Prozess herausgebracht). Nachteil bei der Sache ist, dass Half-Nodes auf Seite des Chipfertigers auch etwas einfacher gestrickt sind (z.B. kein SOI oder low-K) und die Chips somit einige Nachteile gegenüber ihren Full-Node-Brüdern haben (z.B. niedrigeres Taktpotenzial obwohl kleinere Strukturbreite).

Beispiel aus der Praxis: ATIs R420/423 (130nm low-K) -> R430 (110nm)
Interessant ist an diesem Beispiel, dass ATI gleichzeitig zum günstigeren R430 auch einen leicht überarbeiteten Core für das High-End-Segment (R480) ins Rennen gebracht hat, der aber, um entsprechend hohe Taktraten liefern zu können, natürlich im "alten" 130nm low-K Prozess gefertigt wurde. Somit hatte ATI in der X8xx-Serie drei Cores mit - aus Endkundensicht - praktisch gleichen Leistungsdaten, aber Unterschieden in Die-Fläche, Taktpotenzial und Strombedarf.

Übrigens: Nicht alle Chipfertiger nutzen Half-Nodes - TSMC: ja, AMD/Intel: nein.

[EGG-Beater]

Wie erfährt man das überhaupt, ob es sich um Full- oder Half-Node handelt? In der bisherigen Berichterstattung zu neuen Chips wär mir sowas noch nie aufgefallen.

[Coda]

Von TSMC.

[Ikon]

Wie erfährt man das überhaupt, ob es sich um Full- oder Half-Node handelt? In der bisherigen Berichterstattung zu neuen Chips wär mir sowas noch nie aufgefallen.

Am einfachsten kannst du es erkennen, indem du dir ansiehst, was AMD und Intel machen (nur Full-Nodes). Ausserdem findest du Features wie SOI, low-K, high-K, etc. üblicherweise nur bei Full-Nodes. Manchmal werden Half-Nodes auch etwas freizügig als "Budget-Prozess" in Meldungen über neue Chips bezeichnet.

Full-Nodes: 130nm, 90nm, 65mn, 45nm
Half-Nodes: 110nm, 80nm, 55nm

[GeneralHanno]

die nächste fullnote berechnet sich aus Alte-Fullnode / Wuzel(2)