Wieso gibt es einen minimalen, stabilen Takt?

[haifisch1896]

Ja, die Frage steht im Titel.

So konnte ich meinen Athlon XP 2200+ nie unter ~700 MHz betreiben, und auch meine X1950 Pro stürzt unter rund 400 immer ab.

Aber wie kommt sowas zustande?

[Flyinglosi]

ist ne reine Vermutung, aber könnte eventuell daran liegen dass manche Speicher ja flüchtig sind, und nur über die Delay-Zeiten von Raumladungszonen realisiert werden....Wenn aber nun der Takt sind, steigen die geforderten Speicherzeiten und eventuell gibs hier dann Probleme.

Genauso gut könnte ich mir vorstellen, dass durch längere Periodendauer gewisse Halbleiter Bereiche im stromlosen Zustand "zu leer" geräumt werden. (Wenn ein Bereich durchschaltet müsse ja vorher erst genug Elektronen in diesen eingebracht werden..und bei den schnellen Schaltzeiten in CPU`s könnte ich mir vorstellen, dass auch dies eine Rolle spielen könnte)

mfg Stephan

[(del)]

Gute Frage. Meine 1950pro lief ohne Mods mit 196Mhz/250Mhz problemlos ;)

edit:
Gefährliches Halbwissen ;)
Schaltkreise die man ins Schwingen bringt (Takten) verändern je nach Takt ihren Wiederstand. Je höher der Takt desto kleiner der Widerstand. Auch der Stromverbrauch/Stromdurchfluß spielt dabei eine Rolle.
Es kann sein, daß beim zu niedrigen Takt der Widerstand so hoch ist, daß sie nicht mehr richtig funktionieren und das ganze schmiert ab. Die Schaltungen werden ja für eine bestimmte Takt/Taktspanne konzipiert.

[_DrillSarge]I[]

Schaltkreise die man ins Schwingen bringt (Takten) verändern je nach Takt ihren Wiederstand. Je höher der Takt desto kleiner der Widerstand. Kann sein, daß es beim zu niedrigen Takt der Widerstand so hoch ist, daß sie nicht mehr richtig funktionieren und das ganze schmiert ab. Sie werden ja für eine bestimmte Takt/Taktspanne konzipiert.
zudem liegt bei niedrigem takt die spannung länger an (längere schaltzyklen) -> wärmeentwicklung -> höherer widerstand etc. -> (siehe deinem beitrag)

[Gauron Kampeck]

I[;6475485']zudem liegt bei niedrigem takt die spannung länger an (längere schaltzyklen) -> wärmeentwicklung -> höherer widerstand etc. -> (siehe deinem beitrag)
Wie lange die Spannung anliegt ist unerheblich solange kein Strom fließt, was ja bei CMOS nur beim Schalten der Fall ist (und gerade das geschieht bei geringem Takt ja seltener).
Ohne es genau zu wissen, tippe ich auch auf ein Verflüchtigen der Gate-Ladung, vor allem da mittlerweile Leckströme durchs Dielektrikum nicht mehr zu vernachlässigen sind.

[ESAD]

ein grund ist auch das bei zu geringen takt latenzen in den chips nichtmehr passen

[Exxtreme]

Gibt mehrere Ursachen. Refreshzyklen passen nicht etc.

[Gast]

der Grund ist darin zu suchen, dass in High-End Chips(CPU´s,Grafikchips usw.)getaktete dynamische Schaltungen verwendet werden.Dabei werden die internen Zustände(sprich die Gates der Tranistoren) nicht "fest" über n oder p Kanal Transistoren auf die Versorgungsleitungen gelegt sondern "eine" parasitäre Kapazität der aufgeladen(Precharge) und anschliessend wird diese Kapazität entladen oder nicht(Evaluate).Wenn die Zeit bis zur Evaluation "durch" den Takt zu lange ist (sprich der Takt zu gering )entläd sich diese parasitäre Kapazität unabhangig vom Berechnungsergebnis=>interner Zustand ist Null obwohl möglicherweise eine Eins berechnet worden wäre=>Fehler.

[haifisch1896]

Letzten Beitrag verstehe ich sogar :)

[_DrillSarge]I[]

Wie lange die Spannung anliegt ist unerheblich solange kein Strom fließt, was ja bei CMOS nur beim Schalten der Fall ist (und gerade das geschieht bei geringem Takt ja seltener).
es geht darum, dass bei geringerem takt. länger strom fließt (pro takt) und dafür sind die transistoren nicht ausgelegt. war vielleicht etwas seltsam ausgedrückt von mir.

[Wuzel]

Wie lange die Spannung anliegt ist unerheblich solange kein Strom fließt, was ja bei CMOS nur beim Schalten der Fall ist (und gerade das geschieht bei geringem Takt ja seltener).
Ohne es genau zu wissen, tippe ich auch auf ein Verflüchtigen der Gate-Ladung, vor allem da mittlerweile Leckströme durchs Dielektrikum nicht mehr zu vernachlässigen sind.

Ich bezweifle doch stark, das die CPU wie auch GPU Chips in CMOS realisiert sind ;)

Die interne Oszillator Schaltung ist für einen bestimmten Taktbereich ausgelegt, in dem sie funktioniert. Die Oszillatortaktperioden werden von den logischen Schaltungen zu synchronisierung verwendet, komplexe Teilerschaltungen halten den Zyklus synchron, da unterschiedliche interne Schaltung verschiedene Laufzeiten haben. kommt es zu abweichungen an der Oszillator Schaltung, kommt es zu rechnenfehlern, da schlicht und ergreifend die Sache nicht mehr 'synchron' genug läuft. Dabei ist meist ein niedriger Takt unschöner als ein höherer.
Dann gäbe es noch 2-3 Faktoren, die würden jedoch den rahmen sprengen.

[haifisch1896]

Das reicht auch schon im Großen und Ganzen.

Danke für Eure Mühen.

[|FAT|Punisher]

Die Geschichte mit den (parasitären) Kapazitäten, die bei zu langsamen Takt ihre Ladungen verlieren, habe ich in einer Vorlesung gehört. Das sollte stimmen. ;)

Der Prof erwähnte nämlich, daß sie überlegt hatten, einen einfachen Chip zu Demonstrations-Zwecken extrem langsam zu takten, was aber aus diesen Gründen nicht funktionieren konnte.

[Wuzel]

Die Geschichte mit den (parasitären) Kapazitäten, die bei zu langsamen Takt ihre Ladungen verlieren, habe ich in einer Vorlesung gehört. Das sollte stimmen. ;)

Der Prof erwähnte nämlich, daß sie überlegt hatten, einen einfachen Chip zu Demonstrations-Zwecken extrem langsam zu takten, was aber aus diesen Gründen nicht funktionieren konnte.

Bei CMOS korrekt, gibt aber auch einige abwandlungen die man recht niedrig takten kann. Die meisten Logik Bausteine und µC sind in CMOS, bei aktuellen CPU's bezweifle ich wie gesagt, das diese in CMOS hergestellt sind.

[Gast]

Natürlich sind alle CPUs und GPUs in CMOS hersgestellt, was denn sonst? N-Mos? P-Mos?

Die richtige Antwort auf die hier gestellte Frage hat der Gast in #8 beanwortet, der Rest der Postings ist Unsinn.

Es gibt übrigens auch statische CMOS Schaltungen, hierbei kann man den Takt tatsächlich bis auf 0 reduzieren (=Takt abschalten) ohne das die Schaltung ihren Zustand verliert.

[Wuzel]

Natürlich sind alle CPUs und GPUs in CMOS hersgestellt, was denn sonst? N-Mos? P-Mos?

Die richtige Antwort auf die hier gestellte Frage hat der Gast in #8 beanwortet, der Rest der Postings ist Unsinn.

Es gibt übrigens auch statische CMOS Schaltungen, hierbei kann man den Takt tatsächlich bis auf 0 reduzieren (=Takt abschalten) ohne das die Schaltung ihren Zustand verliert.

Die typischen CMOS Effekte treten erst bei sehr viel geringeren Frequenzen auf, bevor solcherlei Effekte zum tragen kommen, versagen andere Stellen.

Und nein, man kann die Chips nicht so einfach in die typische CMOS Schublade stecken. Intel hat z.B. bei den 45nm Prozess eine neue Transistorform verwendet, die stark an NMOS erinnert, aber dennoch vom verhalten unterschiede gegenüber dem 'klasischen' NMOS hat.

http://www.intel.com/technology/architecture-silicon/45nm-core2/index.htm

[Gauron Kampeck]

Die typischen CMOS Effekte treten erst bei sehr viel geringeren Frequenzen auf, bevor solcherlei Effekte zum tragen kommen, versagen andere Stellen.

Und nein, man kann die Chips nicht so einfach in die typische CMOS Schublade stecken. Intel hat z.B. bei den 45nm Prozess eine neue Transistorform verwendet, die stark an NMOS erinnert, aber dennoch vom verhalten unterschiede gegenüber dem 'klasischen' NMOS hat.

http://www.intel.com/technology/architecture-silicon/45nm-core2/index.htm
Ich finde hier nichts, was gegen CMOS sprechen würde. Das Intel n-MOSFETs verwendet ist doch logisch - ohne kann man CMOS gar nicht realiseren. Ich glaube du verwechselst hier NMOS-Prozess mit n-MOSFET.

[Wuzel]

Ich finde hier nichts, was gegen CMOS sprechen würde. Das Intel n-MOSFETs verwendet ist doch logisch - ohne kann man CMOS gar nicht realiseren. Ich glaube du verwechselst hier NMOS-Prozess mit n-MOSFET.

CMOS kann man als oberbegriff einsetzen, jedoch trifft das halt nicht zu 100%. NMOS, HMOS usw. sind abwandlungen, die sich durch die Art der Transistoren sowie Schaltungsaufbau unterscheiden.
Wir haben hier NMOS und PMOS Transistoren, die mit hafnium als Dielektrikum daherkommen.
Also kann man sie, wegen der hohen Dielektrizitätszahl, als High-K einstufen.

Wie baut man mit solchen Transistoren Gatter auf?

Das ist wohl die elementare Frage. An einen 'klassichen' CMOS Aufbau kann ich einfach nicht Glauben.

8051(2) Cores, die über 33Mhz gehen - z.b. die von Silikon Labs, werden auch nicht mehr im klassischem CMOS zusammengeschraubt, sondern in HMOS II.
Schlicht und ergreifend deshalb, weil schon bei so einem 'primitiven' Core bei derartigen Taktungen, 'klassiches' CMOS am Ende ist.
Trozdem sagen noch einige CMOS dazu.

Alles Erbsenreiterei - zugegeben. Wenn man CMOS dazu sagt, solls mir halt auch recht sein, jedoch sollte man dann nicht die 'klassichen' CMOS Eigenschaften - bzw. Effekte - ansetzen. Das müsste man ersteinmal nachweisen und ohne den genauen Prozess, die genauen karakteristik der Schaltung zu kennen ist es schlicht und ergreifend unmöglich.

[Gast]

Was ist denn 'klassisches' CMOS?

NMOS und HMOS sind natürlich kein CMOS, weil ja der PMOS Anteil fehlt.