Übertakten beim Athlon 64 (un)möglich?

[Der_Donnervogel]

Da der Athlon 64 ja den Speichercontroller in die CPU integiert hat, drängt sich diese Frage geradezu auf.
Bei herkömmlichen Systemen basiert der Takt der CPU ja immer auf dem FSB mal Multiplikator. Da der Athlon 64 ja keinen FSB hat kann er also zumindestens auch nicht über den FSB übertaktet werden, bleibt der Multiplikator. Sofern AMD hier keine Möglichkeit vorsieht, dann bleibt nicht mehr viel an Möglichkeiten.

Selbiges gilt für die Ansteuerung der Rams. Die Frequenz und das Timinig wird allein vom integrierten Speichercontroller vorgegeben. Es liegt also ganz allein bei AMD ob und inwieweit, sie irgendwelche Spielräume für Übertakter einräumt oder nicht.

EDIT:

Falls dieser Thread besser ins Spekulationsforum passt, dann bitte dorthin verschieben. :)

[Endorphine]

Der Gedanke an sich ist schon extrem spekulativ. Und wenn dem so wäre - who cares? Übertakter machen nur einen verschwindend geringen Anteil am Gesamtmarkt aus. Und auch dann würde OC nur erschwert, kein Grund für Übertakter, sich von AMD abzuwenden. Eher eine Herausforderung ;)

Gegenfrage: warum sollte AMD nicht zur bewussten Steigerung des Zukunftspotenzials des Designs und zum Gewinn von Marktanteilen bei den Übertaktern eine gut OC-fähige CPU herausbringen?

Der eine Gedanke ist aber genauso spekulativ wie der Gedanke in die andere Richtung. Abwarten und Tee rauchen ;)

[Leonidas @ Testrechner]

Originally posted by Der_Donnervogel
Da der Athlon 64 ja den Speichercontroller in die CPU integiert hat, drängt sich diese Frage geradezu auf.
Bei herkömmlichen Systemen basiert der Takt der CPU ja immer auf dem FSB mal Multiplikator. Da der Athlon 64 ja keinen FSB hat kann er also zumindestens auch nicht über den FSB übertaktet werden, bleibt der Multiplikator. Sofern AMD hier keine Möglichkeit vorsieht, dann bleibt nicht mehr viel an Möglichkeiten.



Zu kurz gedacht. Wie errechnet sich denn der CPU-Takt bei A64? Multiplikator * Fensterbreite * Gehäusehöhe? Nein. Anstatt Multi * FSB nun Multi * RAM-Takt. D.h. man wird ganz normal übertakten können, nur das es keine asynchronen Verhältnisse zwischen FSB und RAM-Takt mehr geben kann.

[BlackBirdSR]

Originally posted by Leonidas @ Testrechner



Zu kurz gedacht. Wie errechnet sich denn der CPU-Takt bei A64? Multiplikator * Fensterbreite * Gehäusehöhe? Nein. Anstatt Multi * FSB nun Multi * RAM-Takt. D.h. man wird ganz normal übertakten können, nur das es keine asynchronen Verhältnisse zwischen FSB und RAM-Takt mehr geben kann.

ich glaube nicht so recht dass der Ramtakt hergenommen wird um den CPU Takt zu generieren.
Bisher wurde immer der Systemtakt benutzt, und der wird auch irgendwo generiert.

Ausserdem warum soll es keine asynchrinen Verhältnisse zwischen RAM und FSB Takt geben können?
Der FSB Takt ist nun eben gleich dem CPU Takt, der Speichertakt sollte davon völlig unabhängig sein.

[mapel110]

Originally posted by BlackBirdSR
Der FSB Takt ist nun eben gleich dem CPU Takt, der Speichertakt sollte davon völlig unabhängig sein.

ist afaik bei keinem mainboard derzeit so !
fsb und ram-takt hängen derzeit bei allen mobos zusammen.

[Der_Donnervogel]

Ich bin was die Theorie CPU-Takt = RAM-Takt * Multi angeht der selben Meinung wie BlackBirdSR.
Der CPU-Takt wird eher relativ zum Takt des Hypertransportinterfaces gebildet das die CPU mit dem Mainboard-Chip verbindet. Verglichen mit herkömmlichen Mainboards, entspricht das eher der Verbindung zwischen North- und Southbridge, da ja die Hauptkomponente der Northbridge in die CPU gewandert ist.
Allerdings ist es nicht üblich (wenn auch denkbar), daß man den Takt zwischen North- und Southbridge bestimmen kann.

Da AMD bei seinen Chipsätzen bisher eher konservativ war gehe ich mal davon aus, daß der Spielraum zumindestens beim Speicherconroller eher klein sein wird. Denkbar, daß zB nur PC266 und PC333 unterstützt wird (vielleicht noch PC400).

Aber das ist zugegebnermaßten rein Spekulativ, wäre also vielleicht doch nicht so verkehrt diesen Thread zu verschieben.

[Der_Donnervogel]

Originally posted by mapel110


ist afaik bei keinem mainboard derzeit so !
fsb und ram-takt hängen derzeit bei allen mobos zusammen.
Das stimmt schon, aber da der Speichercontroller integriert ist muß das nicht mehr umbedingt so sein (man denke zB an Grafikchips die ihren Speicher ja auch asynchron takten können). Andererseits ist eine asynchrone Lösung für AMD gar nicht nötig. Der Ramtakt kann ja genau wie jetzt beim MoBo aus dem FSB-Takt einfach durch einen Teiler aus dem CPU-Takt gewonnen werden.

[Unregistered]

http://www.digit-life.com/articles2/amd-hammer-family/index.html

ließ mal, da steht genau das Gegenteil.

Ich wäre mal gespannt, wie der A64 mit EL-DDR RAM von OCZ zusammen arbeiten würde. Das RAM hat nur CL2 und läuft mit bis zu 233MHz. Da sollte der A64 gleich noch ein Stück schneller sein.

der ganze Artikel ist ziemlich "euphorisch". Ich bin schon gespannt, was der A64 dann wirklich leistet.

[GloomY]

Hmm, was das Übertakten angeht:

An sich ist es mir ganz egal, wie der Prozessortakt letztendlich gebildet wird. Fakt ist, dass es dazu (wie auf jedem anderen Board auch) einen Taktgenerator geben muss. Anderenfalls kann ich gar keinen Takt erzeugen. Und diesen Taktgenerator muss man irgendwie manipulieren könnnen, was imho nicht wirklich ein Problem darstellen sollte...

[Leonidas @ Testrechner]

Originally posted by Leonidas @ Testrechner



Zu kurz gedacht. Wie errechnet sich denn der CPU-Takt bei A64? Multiplikator * Fensterbreite * Gehäusehöhe? Nein. Anstatt Multi * FSB nun Multi * RAM-Takt. D.h. man wird ganz normal übertakten können, nur das es keine asynchronen Verhältnisse zwischen FSB und RAM-Takt mehr geben kann.



Zu kurz gedacht von mir. Dies würde bedeuten, ein Hammer würde immer nur für eine Speicherfrequenz ausgelegt sein. Ich denke, daß es eher so läuft, daß die CPU-Frequenz im Core festgeschrieben ist und dann zusammen mit dem aktuell anliegenden Speichertakt ein Teiler ausgehandelt wird, welcher der festgelegten CPU-Frequenz nahekommt. Dies ist die einzige Möglichkeit, damit derselbe Prozessor mit verschiedenen RAM-Frequenzen (DDR266, DDR333, DDR400) zusammenarbeit.

Die Alternative wäre in der Tat, daß ein Hammer nur entweder mit DDR266 oder mit DDR333 funktioniert und dann nicht spezifizierte Speicher wie DDR433 etc. definitiv nicht unterstützt werden.

[Leonidas @ Testrechner]

Eine ganz andere Alternative: Der Hammer hat seinen eigenen Taktgeber und arbeitet damit immer mit exakter Spezifikations-Geschwindigkeit. Was dann also Speicher dranhängt und wie schnell der Speicher arbeitet, wäre egal.



PS: Momentan ergeben sich noch zu viele Möglichkeiten, als das man schon was definitives zu den Übertakt-Möglichkeiten des A64 sagen kann.

[tdv/b]

vor ein paar monaten als die ersten hammer boards gezeigt wurden gab es doch eine newsmeldung von abit, dass man mit ihrem hammer board übertakten kann!!!
also lasst euch üerraschen;)

[mapel110]

Originally posted by Leonidas @ Testrechner
Eine ganz andere Alternative: Der Hammer hat seinen eigenen Taktgeber und arbeitet damit immer mit exakter Spezifikations-Geschwindigkeit. Was dann also Speicher dranhängt und wie schnell der Speicher arbeitet, wäre egal.


jo, das wäre der idealfall, allerdings sollte das imo widerum timing probs mit sich bringen und imo grössere als bei asynchronem takt bei derzeitigen mobos, da zwei taktgeber (bei aktuellen mobos nur einer und halt entsprechende teiler).

und wie die performance derzeit bei asynchronem takt aussieht, wissen wir ja :)

[BlackBirdSR]

Originally posted by mapel110


jo, das wäre der idealfall, allerdings sollte das imo widerum timing probs mit sich bringen und imo grössere als bei asynchronem takt bei derzeitigen mobos, da zwei taktgeber (bei aktuellen mobos nur einer und halt entsprechende teiler).

und wie die performance derzeit bei asynchronem takt aussieht, wissen wir ja :)

es wird sich aber nicht vermeiden lassen dass ein sagen wir 2GHZ FSB beim K8 asynchron zu einem 166MHZ Speicherbus laufen wird.

Aber selbst wenn das zusätzliche Latenzen verursacht:
Nach AMDs angaben sind die Latenzen derart gesenkt worden, dass die extra Latenzen auch nicht mehr viel ausmachen.
SO wie es aussieht, könnte die Latenz des Speichercontrollers für Datenransfers sogar niedriger sein als die des Speichers insgesamt, und damit bremst eh nur der Speicher und weniger die anderen Geschichten wie zusätzliche Latenzen beim Datentransfer über 2 Busse

[Der_Donnervogel]

Daß die Latenzen beim integrierten Speichercontroller selbst bei asynchronem Ram-Takt klein(er) sein müssen erscheint logisch.

Beim integrierten Speichercontroller ist durch den höcheren Takt, der "Verschnitt" geringer, der an sinnlosen Wartetakten anfällt. Muß beispielsweise ein 2 GHZ XP 2400+ mit FSB333 einen kompletten zusätzlichen FSB Wartetakt einlegen, weil die Daten aus dem Ram noch nicht bereit stehen, dann gehen ihm auf jeden Fall mindestens 6 interne Takte durch warten verloren. Läuft der Controller aber auch mit 2 GHZ, dann stehen die Daten im allerschlechtensten Fall auch nach höchstens 6 Takten, vermutlich aber schon deutlich früher zur Verfügung.

[Unregistered]

Originally posted by Der_Donnervogel
Daß die Latenzen beim integrierten Speichercontroller selbst bei asynchronem Ram-Takt klein(er) sein müssen erscheint logisch.

Beim integrierten Speichercontroller ist durch den höcheren Takt, der "Verschnitt" geringer, der an sinnlosen Wartetakten anfällt. Muß beispielsweise ein 2 GHZ XP 2400+ mit FSB333 einen kompletten zusätzlichen FSB Wartetakt einlegen, weil die Daten aus dem Ram noch nicht bereit stehen, dann gehen ihm auf jeden Fall mindestens 6 interne Takte durch warten verloren. Läuft der Controller aber auch mit 2 GHZ, dann stehen die Daten im allerschlechtensten Fall auch nach höchstens 6 Takten, vermutlich aber schon deutlich früher zur Verfügung.


Seufz....

Schaut euch doch einfach den Artikel von Digit-Life an. Da steht es drin.

[BlackBirdSR]

Originally posted by Unregistered



Seufz....

Schaut euch doch einfach den Artikel von Digit-Life an. Da steht es drin.

da stehen vermutungten drinn,
mehr als einmal wird einfach gesagt, man weiss es nicht, aber diese selbsterfundene erklärung klingt ganz gut und würde funktionieren.

Informationen werden mit keinerlei Quelle angegeben, zumal sind sie oftmals wertlos da genauere details fehlen.

Der Artikel hilft uns gar nicht weiter.

[Unregistered]

Originally posted by Leonidas @ Testrechner




Zu kurz gedacht von mir. Dies würde bedeuten, ein Hammer würde immer nur für eine Speicherfrequenz ausgelegt sein. Ich denke, daß es eher so läuft, daß die CPU-Frequenz im Core festgeschrieben ist und dann zusammen mit dem aktuell anliegenden Speichertakt ein Teiler ausgehandelt wird, welcher der festgelegten CPU-Frequenz nahekommt. Dies ist die einzige Möglichkeit, damit derselbe Prozessor mit verschiedenen RAM-Frequenzen (DDR266, DDR333, DDR400) zusammenarbeit.

Die Alternative wäre in der Tat, daß ein Hammer nur entweder mit DDR266 oder mit DDR333 funktioniert und dann nicht spezifizierte Speicher wie DDR433 etc. definitiv nicht unterstützt werden.

Eine ganz andere Alternative: Der Hammer hat seinen eigenen Taktgeber und arbeitet damit immer mit exakter Spezifikations-Geschwindigkeit. Was dann also Speicher dranhängt und wie schnell der Speicher arbeitet, wäre egal.



PS: Momentan ergeben sich noch zu viele Möglichkeiten, als das man schon was definitives zu den Übertakt-Möglichkeiten des A64 sagen kann.


Also Ram mal multi ist nicht möglich der controler läuft intern mit dem selben takt 1/1 wäre wohl auch ohne multi (taktgeber) möglich da der takt für speicher controler und die cpu eh 1 zu 1 gleich ist!

die ram taktung latenz und Mhz sind für den endtakt nicht von bedeutung!

die bridge fehlt eh ab nun

[BlackBirdSR]

Bisher gibt 2 Taktraten aus denen man den Speichertakt generieren kann.

Dazu gehört zum einen der 33/66MHZ Takt aus dem der Takt des Hypertransport generiert wird,

und die 200MHZ aus denen allem Anschein nach der Coretakt des Hammers generiert wird.
Angeblich kann der auch auf 166MHZ laufen, aber da steht wohl reserved dabei.

[zeckensack]

Ich glaube nicht recht daran, daß AMD jetzt damit anfängt Schwingquarze und Peripherie auf den Prozessor zu backen. Das wäre ein Multi-Chip-Modul und sicherlich langfristig nicht gut für die Strategie.

Der einzige externe Taktgeber, der beim Hammer existieren muß, ist der Hypertransport-Takt des Systemlinks. Wenn ich davon ausgehe, daß dieser auf dem Board generiert wird (siehe oben), dann müßte man den Hammer damit auch übertakten können. Was gut ist, denn das fällt in die Domände der Board-Hersteller.

[Unregistered]

Originally posted by zeckensack
Ich glaube nicht recht daran, daß AMD jetzt damit anfängt Schwingquarze und Peripherie auf den Prozessor zu backen. Das wäre ein Multi-Chip-Modul und sicherlich langfristig nicht gut für die Strategie.

Der einzige externe Taktgeber, der beim Hammer existieren muß, ist der Hypertransport-Takt des Systemlinks. Wenn ich davon ausgehe, daß dieser auf dem Board generiert wird (siehe oben), dann müßte man den Hammer damit auch übertakten können. Was gut ist, denn das fällt in die Domände der Board-Hersteller.
also Amd verfügt LÄNGER uber HYPERTHRIDING patente als Intell allein durch das abkommen mit dec.

Die hammer Reihe ist darauf (more on ONE die)ausgelegt mehr im kern unterzubringen als nur eine speicherkontroller!

wird aber als unnötig befunden von amd

speku:
wird integriert wenn der hammer in 0,9 kommt und ddr2 unterstützung
amd wird es intell nachmachen und einige sachen noch nicht freischalten!

[BlackBirdSR]

Originally posted by Unregistered

also Amd verfügt LÄNGER uber HYPERTHRIDING patente als Intell allein durch das abkommen mit dec.

Die hammer Reihe ist darauf (more on ONE die)ausgelegt mehr im kern unterzubringen als nur eine speicherkontroller!

wird aber als unnötig befunden von amd

speku:
wird integriert wenn der hammer in 0,9 kommt und ddr2 unterstützung
amd wird es intell nachmachen und einige sachen noch nicht freischalten!

Hyperthreading gehört ganz alleine Intel.
SMT ist eine Technik, die konkrete Umsetzung patentierbar.
AMD hat soweit bekannt ist kein eigenes SMT selbstentwicklet und keine Lizensierung von DEC da es da noch kein SMT bisher gab.

Wenn du auf das eine Patent abzielst das Angeblich AMD Hyperthreading ermöglichen soll: das hat gar nix mit SMT zu zun, und mit Hyperthreading schon gar nicht.

Mit dem letzten teile denke ich zielst du auf 2 Cores pro CPU ab,
ich glaube nicht dass das von AMD als unnötig befunden wird.
Was sonst noch so im Core unterkommen kann ist reine Spekulation.
Es gibt keinerlei Informationen dass innerhalb der CPU Port1 auch einen 3dChip ansprechen könnte ;)

[GloomY]

Originally posted by Unregistered

also Amd verfügt LÄNGER uber HYPERTHRIDING patente als Intell allein durch das abkommen mit dec.Zum einen heißt es Hyperthreading, zum anderen glaube ich nicht dass das so stimmt. Imho hat AMD lediglich das EV6 Busprotokoll von Digital lizensiert (und nebenbei noch ein paar fähige Leute von DEC übernommen, die mitgeholfen haben den Athlon zu designen).

Ach ja: Wie BlackbirdSR schon sagte, ist HT letztendlich nur der Marketingname von Intel für die technische Umsetzung von SMT. Imho ist sowas ziemlich unnütz und sinnlos, das ist wie das "HRAA"-Geblubber von Nvidia wenn es um FSAA geht. Sowas kann mir eigentlich echt gestohlen bleiben...

[Mad-Marty]

Sehe ich genauso.

AMD könnte ohne Probleme ein "MegaThreading" oder fürn Opteron
"OptimalThreading" oder was weiss ich wie sie's nennen bauen,
ohne auf irgendwelche Intel Patente Rücksicht nehmen zu müssen.

SMT ist schon sowas von ALT !

Ich empfehle allen Arstechnica !
Da wurde schon soviel drüber geschrieben, gibts glaube auch ne nette
Abhandlung über SMT aus der letzten Zeit. Sowie einige alte.
Glaube die hiess "Doping für Prozessoren" oder so ???

Schon allein deswegen weil es keine CPU gleichen Teile gäbe,
die besonders sind.

z.B. erledigt sich ja die Sache, dass AMD so einen RISC ähnlichen
decoder doppelt einbaut, weil es ja nicht so gelöst ist wie bei intel.

Und die MT ist nunmal nicht patentierbar, das wäre wie ein Patent auf
"Antrieb eines fahrzeugs mit mehr als einer Antriebsquelle" ;-)

[StefanV]

Mal ein Gedanke...


Wie war es eigentlich damals, als die FPU noch außerhalb der CPU lag?

Konnte man damals z.B. beim 386 beide 'CPUs' gleichzeitig nutzen oder nur abwechselnd ??

[[P3D]OBrian]

ähh, ich glaube, wir kommen vom Thema ab....

Also, ich denke, was Zeckensack meint, und was auch in dem Artikel von digit-life steht, nämlich daß der Schlüssel der HT-Takt ist, klingt am plausibelsten.

Der externe HT-Link (HyperTRANSPORT, nicht -THREADING, das klingt nur zufällig ähnlich) wird ja mit 200MHz beim Einschalten des Boards initialisiert und dann per Multiplikator auf einen höheren Wert gestellt (bisher hört man immer von 800MHz, aber das wird sicher nicht fest sein, sondern wie auch der bisherige FSB etwas variabel sein, um für Verbesserungen Luft zu lassen).
Die CPU-Takte, die bisher so rumschwirren, sind IMHO auch alle glatt durch 200 teilbar (es gibt Berichte von 800MHz, 1GHz, 1,2GHz, 1,4GHz, 1,6GHz Hammern, der 3400+ soll angeblich 2,0GHz haben).

Daher gehe ich davon aus, daß die CPU selbst sich am HT-Link orientiert. D.h. selbst wenn der Multiplikator fest immerhalb der CPU auf z.B. 10 eingestellt ist, könnte man über eine Erhöhung des Grund-HT-Taktes (z.B. von 200 auf 220) eine CPU-Übertaktung hinkriegen.

Andererseits befürchte ich, daß es mit dem Speicher weniger einfach werden wird, aber das ist noch mehr Spekulation.

Gehen wir davon aus, daß man wenigstens PC1600, PC2100 und PC2700 verwenden kann, dann wird es ganz bestimmt keine 3 verschiedenen Hammers dafür geben, wäre für AMD zu teuer (selbst 2 FSB-Versionen des gleichen Athlon machen sie ja nur übergangsweise). Andererseits kann man nicht davon ausgehen, daß der RAM sich eindeutig im SPD als z.B. PC2100 meldet (gerade bei Billig-RAM), also muß das einstellbar sein (natürlich im Board-Bios, denn CPUs haben wohl kein EEPROM/Flash ;) ).

Bloß: Wird der Speichertakt nun auch über einen Multiplikator aus dem HT-Grundtakt (was anderes steht ja nicht zu Verfügung!) gebildet, oder wird einfach eingestellt "betreibe den Speicher als PC2100" und ein Taktgeber auf dem Hammer (vielleicht nicht direkt im Core, sondern im Package) stellt den RAM dann auf in diesem Falle 133,33MHz?

Sowas, wie digit-life sich ausgedacht haben, nämlich, daß der RAM-Takt zwischen Nominalfrequenz und einigen MHZ darunter springt, abhängig von der CPU, weil die Multiplikatoren nicht immer genau auf 133, 166 etc. kommen, halte ich für unglaubwürdig, schließlich würde so unnötig Leistung verschwendet.

Aber wie es nun genau aussieht, werden wir wohl erst wissen, wenn wir die ersten Boards mit CPU in der Hand halten...

[Unregistered]

Originally posted by BlackBirdSR


Hyperthreading gehört ganz alleine Intel.
SMT ist eine Technik, die konkrete Umsetzung patentierbar.
AMD hat soweit bekannt ist kein eigenes SMT selbstentwicklet und keine Lizensierung von DEC da es da noch kein SMT bisher gab.

Wenn du auf das eine Patent abzielst das Angeblich AMD Hyperthreading ermöglichen soll: das hat gar nix mit SMT zu zun, und mit Hyperthreading schon gar nicht.

Mit dem letzten teile denke ich zielst du auf 2 Cores pro CPU ab,
ich glaube nicht dass das von AMD als unnötig befunden wird.
Was sonst noch so im Core unterkommen kann ist reine Spekulation.
Es gibt keinerlei Informationen dass innerhalb der CPU Port1 auch einen 3dChip ansprechen könnte ;)
doch haben sie länger suche den namen noch raus
meine niemals nen 3dchip
und als unnätig ist es laut einer amd ausage im moment trotzdem

[BlackBirdSR]

Originally posted by Unregistered

doch haben sie länger suche den namen noch raus


Hyperthreading?

Es wurde ein Patent gefunden dass auf den ersten Blick was von gleichzeitig Faselt, und Inquirer und sonst jede News Seite hat da gleich SMT und schlimmer noch Hyperthreading draus gemacht.

Folgende Erklärung zu diesem Patent von AMD

quote:
--------------------------------------------------------------------------------

Ok. I read the entire thing. This is definitely not SMT. What it
appears to be is a scheme to include duplicate processor state
to speed up interrupt servicing. Rather than flush the pipeline
the machine assigns tags to differentiate regular program
instructions from interrupt handler instructions. Both classes
of instructions can coexist in the pipeline at the same time
thus fulfilling the claim of concurrency. The tag is used to
designate which copy of the machine state operands are taken from
and results written back to. One version of the invention allows
for extra execution units to handle instructions from the interrupt
routine. This sounds like CMP-lite, a regular processor with a
"mini-me" interrupt box hanging off the side. This was probably
thrown in gratuitously to try as cover as many bases as possible
as there is little elaboration.
--------------------------------------------------------------------------------
Paul DeMone von RealWorldTech

die einschlägigen Punkte sind mal hervorgehoben.
Das Patent spricht über Concurrent MultiThreading was aber nichts mit SMT oder gar Hyperthreading zu tun hat.

Ob AMD im Zuge des Patenttauschabkommens Hyperthreading nutzen kann ist nicht klar, aber diese Geschichte mit diesem Patent nioch bevor Intel sowas überhaupt gahabt hätte sollte endlich mal ad acta gelegt werden.

[Crazytype]

Hyper threading ist nur ein Marketingname für Multi processing.. Nur der interne speichercontroller läuft mit Prozessortakt es gibt aber noch eine Speicheranbindung zum Speicherkontroller die läuft mit Hyper Transport isocronisch und unterstützt ddr 200/266/333 und nachdem Intel sich doch für ddr 400 entschlossen hat eventuell auch ddr 400 nach DDR I Spezifikation. ide Speicheranbindung .Der interne Speicherkontroller verringert eigentlich nur die Latenzen da nicht so weit entfernt.

Edit: AMD besitzt ein multi proccesing Patent, die Frage ist ob die k7/k8 Architektur überhaupt davon Profitiert(p4 hat ne lange pipelinge wodurch durch einen cache flush die pipe und ihre Daten verworfen wirden, mit Hyper threading macht er halt was parallet woducht die IPS erhöht wird(instructions per second)

130 nanometer sind viel zu groß=teuer und heiß für 2 DIEs on a Chip,höstens 90 oder 65 nanomter währen dafür in der Lage.

[StefanV]

Originally posted by Crazytype
130 nanometer sind viel zu groß=teuer und heiß für 2 DIEs on a Chip,höstens 90 oder 65 nanomter währen dafür in der Lage.

Naja, ein großteil der Fläche geht ja für den Cache drauf.
Wenn man nur 2 Cores draufpacken würde, die sich jedoch alle Caches teilen, dann wäre sowas durchaus möglich.

Ein AMD Code hat pi mal Daume ~15mio Transistoren ohne Caches...

[zeckensack]

Ich verstehe auch nicht so ganz, wie wir jetzt hier auf Hyperthreading gekommen sind :|

*kopfkratz*

[Unregistered]

Originally posted by Unregistered
http://www.digit-life.com/articles2/amd-hammer-family/index.html



Der Artikel wurde jetzt übrigens vervollständigt !

Die Performance-Charts im Vergleich zum P4 sind schon einmal "nett". Hoffentlich (für AMD) hilft der FSB800-Bus zusammen mit dem Dual-DDR dem P4 nicht zu viel, sonst schaut AMD etwas dumm aus der Wäsche.

[Unregistered]

Originally posted by Stefan Payne


Naja, ein großteil der Fläche geht ja für den Cache drauf.
Wenn man nur 2 Cores draufpacken würde, die sich jedoch alle Caches teilen, dann wäre sowas durchaus möglich.

Ein AMD Code hat pi mal Daume ~15mio Transistoren ohne Caches...
hu? wie soll das denn gehen, daß die sich die caches teilen? da werden die sich aber ganz schön in die quere kommen.

[Unregistered]

Originally posted by zeckensack
Ich verstehe auch nicht so ganz, wie wir jetzt hier auf Hyperthreading gekommen sind :|

*kopfkratz* Es ist ein anstoss zu dem Multi-Chip-
Modul :)

kopfschütttellll und abwart :)

[Unregistered]

Originally posted by Crazytype
Hyper threading ist nur ein Marketingname für Multi processing.. Nur der interne speichercontroller läuft mit Prozessortakt es gibt aber noch eine Speicheranbindung zum Speicherkontroller die läuft mit Hyper Transport isocronisch und unterstützt ddr 200/266/333 und nachdem Intel sich doch für ddr 400 entschlossen hat eventuell auch ddr 400 nach DDR I Spezifikation. ide Speicheranbindung .Der interne Speicherkontroller verringert eigentlich nur die Latenzen da nicht so weit entfernt.

Edit: AMD besitzt ein multi proccesing Patent, die Frage ist ob die k7/k8 Architektur überhaupt davon Profitiert(p4 hat ne lange pipelinge wodurch durch einen cache flush die pipe und ihre Daten verworfen wirden, mit Hyper threading macht er halt was parallet woducht die IPS erhöht wird(instructions per second)

130 nanometer sind viel zu groß=teuer und heiß für 2 DIEs on a Chip,höstens 90 oder 65 nanomter währen dafür in der Lage. der der in zwei threads zuhause ist!