SKYNET
2003-01-04, 07:08:06
Der Übergang von K7 zu K8 soll im ersten Halbjahr 2003 erfolgen (erste Auslieferungen Q1 2003, Massenlieferung Q2 2003).
K7 (FSB- und L2 Cache-Entwicklung)
Thoroughbred 2400+, 2600+, 266MHz FSB, 256KB L2 Cache
Thoroughbred 2700+, 2800+, 333MHz FSB, 256KB L2 Cache
Barton 2800+, 3000+*, 3200+*, 333MHz FSB, 512KB L2 Cache
*) K7 AMD Athlon XP 3000+ (Barton Core) benötigen neue Specs hinsichtlich der Kühlung (Therm. Widerstand < 0.60 °C/W)
K8 Zukunftspläne:
"ClawHammer", 1MB L2 Cache, 0.13u SOI
"Paris", 256KB L2 Cache, 0.13u SOI
"San Diego", 512KB L2 Cache, 0.09u SOI
Desweiteren scheint man bei AMD wohl wohl die Möglichkeit zu prüfen, den FSB-Takt auf 400 MHz (200 MHz DDR) zu erhöhen. Die JEDEC ist hier das Zünglein an der Waage, da es noch nicht sicher ist, dass DDR400 in die DDR-I Specs integriert wird.
Neuerungen von VIA KT400 auf KT400A:
Merkliche Performance Verbesserung
Möglichkeit, den Speicher mit DDR400 zu betreiben (bei 333 MHz CPU)
K8 Chipsätze:
AMD: 8151, 8131 w/ 8111
VIA: K8T400M, K8M400 w/ 8237
SiS: 755, 760 w/ 964
K7 (FSB- und L2 Cache-Entwicklung)
Thoroughbred 2400+, 2600+, 266MHz FSB, 256KB L2 Cache
Thoroughbred 2700+, 2800+, 333MHz FSB, 256KB L2 Cache
Barton 2800+, 3000+*, 3200+*, 333MHz FSB, 512KB L2 Cache
*) K7 AMD Athlon XP 3000+ (Barton Core) benötigen neue Specs hinsichtlich der Kühlung (Therm. Widerstand < 0.60 °C/W)
K8 Zukunftspläne:
"ClawHammer", 1MB L2 Cache, 0.13u SOI
"Paris", 256KB L2 Cache, 0.13u SOI
"San Diego", 512KB L2 Cache, 0.09u SOI
Desweiteren scheint man bei AMD wohl wohl die Möglichkeit zu prüfen, den FSB-Takt auf 400 MHz (200 MHz DDR) zu erhöhen. Die JEDEC ist hier das Zünglein an der Waage, da es noch nicht sicher ist, dass DDR400 in die DDR-I Specs integriert wird.
Neuerungen von VIA KT400 auf KT400A:
Merkliche Performance Verbesserung
Möglichkeit, den Speicher mit DDR400 zu betreiben (bei 333 MHz CPU)
K8 Chipsätze:
AMD: 8151, 8131 w/ 8111
VIA: K8T400M, K8M400 w/ 8237
SiS: 755, 760 w/ 964