Fertigungsprozesse für Halbleiter

[Wuge]

Hallo Experten,

was gehört eigentlich zu einem Fertigungsprozess? Versteht man unter "Prozess" nur die Technologie die Verwendet wird um Strukturen ins Material zu bringen, die Materialbeschaffenheit u.s.w. - kurz die physikalischen Eigenschaften oder gehören da auch konkrete Transistordesigns dazu?

Wie weit liegt das Leistungspotenzial (Takt bei gegebener max. Verlustleistung) verschiedener Prozesse der selben oder ähnlichen Strukturgrößenklasse auseinander?

Muss man Fertigungsprozesse für bestimmte Endprodukte (CPUs, GPUs) anders tunen, wenn das Ergebnis (z.B. High-Power) grundsätzlich das Gleiche ist?

Was müsste man tun (im Sinne von finanzieller und personeller Aufwand) um z.B. eine Dicke GPU wie GF100 bei Intel fertigen zu lassen?

Könnte man - als Extrembeispiel - auch einen Atom bei GF im ULP-Prozess fertigen?

Grüße

[Spasstiger]

Aus Kundensicht besteht ein Fertigungsprozess aus einem Satz von Designregeln, die bei einem zur Fertigung eingereichten IC-Design eingehalten werden müssen:
http://en.wikipedia.org/wiki/Design_rule_checking

[Gast]

Hallo Experten,

was gehört eigentlich zu einem Fertigungsprozess? Versteht man unter "Prozess" nur die Technologie die Verwendet wird um Strukturen ins Material zu bringen, die Materialbeschaffenheit u.s.w. - kurz die physikalischen Eigenschaften oder gehören da auch konkrete Transistordesigns dazu?

Wie weit liegt das Leistungspotenzial (Takt bei gegebener max. Verlustleistung) verschiedener Prozesse der selben oder ähnlichen Strukturgrößenklasse auseinander?

Muss man Fertigungsprozesse für bestimmte Endprodukte (CPUs, GPUs) anders tunen, wenn das Ergebnis (z.B. High-Power) grundsätzlich das Gleiche ist?

Was müsste man tun (im Sinne von finanzieller und personeller Aufwand) um z.B. eine Dicke GPU wie GF100 bei Intel fertigen zu lassen?

Könnte man - als Extrembeispiel - auch einen Atom bei GF im ULP-Prozess fertigen?

Grüße


Wenn du dir nen Chip bauen lassen willst, dann schau dich lieber bei FPGAs um, das ist um Größenordnungen billiger.

[Wuge]

Es geht mir eher um die technischen Möglichkeiten. Selbst will ich nix fertigen lassen ;)

[FeuerHoden]

Wenn Design und Fertigung im selben Haus stattfinden wie zB. bei Intel und AMD, dann können die Grenzen schonmal verschwimmen weil man um Toleranzen, Fehler und Möglichkeiten der eigenen Anlagen genauestens Bescheid weiß und danach das Design ausrichten kann.
Auch kann es sein das über die Jahre eine Verlagerung vom Aufbau der Fertigung zur Planung beim 'Kunden' stattgefunden hat. Inwieweit der eigentliche Fertigungsprozess und die Planung des Designs ineinander verwoben sind hängt von der Komplexität des Chips ab. Eine Solarzelle kann quasi jeder herstellen der Silizium backen kann.

[GloomY]

Wie weit liegt das Leistungspotenzial (Takt bei gegebener max. Verlustleistung) verschiedener Prozesse der selben oder ähnlichen Strukturgrößenklasse auseinander?
Zunächst einmal muss man - wenn man sich mit Prozessgrößen beschäftigt - Schaltungsgrößen wie Takt zur Seite legen. Der Takt einer Schaltung ergibt sich aus vielen Faktoren: Prozessgrößen spielen eine Rolle, aber auch die verwendete Schaltungsart (z.B. CMOS, dynamische Logik) oder die Menge an Logik (und damit Verzögerung) in den Schaltnetzen (also zwischen Elementen mit Takteinwirkung wie Flip-flops oder Latches). Man erinnere sich z.B. an die unterschiedlichen Taktfrequenzen von Pentium4 und AthlonXP auf gleichen ähnlichen Fertigungsprozessen.

Betrachten wir also mal die Fertigungsprozesse losgelöst von den darauf aufbauenden Schaltungen. Wir betrachten einfach nur mal die Geschwindigkeit von CMOS-Gattern (z.B. Inverter, NAND2, NOR3 etc.). Geschwindigkeit meint hierbei einfach wie schnell sich eine Änderung der Eingangsspannung auf die Änderung am Ausgang auswirkt (vorrausgesetzt die durch das Gatter implementierte boolsche Funktion ändert ihren Funktionswert durch die Änderung der Eingänge). Wie schnell sich der Ausgang ändert, hängt dabei vor Allem von zwei Dingen ab: Wie groß ist die Lastkapazität am Ausgang und wie hoch ist der Saturierungsstrom der Transistoren, die das Gatter implementieren, damit sich die Lastkapazität am Ausgang auf- oder entladen kann.

Der erste Punkt ist vor allem wieder ein schaltungstechnischer. Hängt man also viele Eingänge von anderen Gattern an den Ausgang des gerade betrachteten Gatters, so steigt die Lastkapazität und somit verlangsamt sich die Schaltzeit des Gatters.

Kommen wir nun zum zweiten Punkt, nämlich dem, bei dem ich dir konkrete Zahlen liefern kann: Der Saturierungsstrom der Transistoren (also der Strom, der bei durchgeschaltetem Transistor durch ihn durchfließen kann; I_D_SAT genannt). Dieser Strom ist sehr stark von der Schwellspannung und damit von der Dotierung der Transistoren abhängig. Je niedriger die Schwellspannung desto früher fängt der Transistor an einen leitfähigen Kanal beim Schalten zu bilden und desto mehr freie Ladungsträger sind in dessen Kanal (und somit um so höher ist I_D_SAT), wenn die volle Gatterspannung anliegt. Um halbwegs vergleichbare Werte zwischen den Prozessen verschiedener Fabs zu erhalten, muss man vor allem die angelegte Spannung gleich halten, aber auch den Leckstrom durch den Kanal wenn der Transistor eigentlich sperren sollte (Sub-Threshold Leakage). Eine niedrigere Schwellspannung (und somit Dotierung) führt zwar zu höheren I_D_SAT Strömen, aber eben auch zu höheren Leckströmen. Daher muss man I_D_SAT Ströme immer mit gleichen Leckströmen vergleichen (z.B. 10 nA/µm). Das "pro Mikrometer" ist ebenfalls notwendig, denn man kann Transistoren auch räumlich unterschiedlich dimensionieren. Ein Transistor, der einen doppelt so breiten Kanal hat wie ein anderer, hat auch den doppelten Saturierungsstrom, aber eben auch den doppelten Leckstrom. Die Saturierungswerte werden daher auch immer in "mA/µm" angegeben und nicht nur in "mA". Entsprechend "nA/µm" statt nur "nA" bei der Sub-Threshold Leakage.

Wenn du diese drei Dinge beachtest, dann kannst du auch die einzelnen Prozesszahlen der Hersteller (-allianzen) vergleichen:

http://www.realworldtech.com/includes/images/articles/iedm08-16.png

mehr dazu: IEDM 2007 (http://www.realworldtech.com/page.cfm?ArticleID=RWT011608222300) und IEDM 2008 (http://www.realworldtech.com/page.cfm?ArticleID=RWT072109003617) bei realworldtech.com.


Muss man Fertigungsprozesse für bestimmte Endprodukte (CPUs, GPUs) anders tunen, wenn das Ergebnis (z.B. High-Power) grundsätzlich das Gleiche ist?Prozess-seitig dürfte das egal sein, aber eventuell Schaltungstechnisch macht es einen Unterschied (z.B. rein CMOS oder auch dynamische Logik). Die Mischung von analogen Signalen mit digitalen auf einem Die ist sicherlich auch schwierig. Ich weiß nicht genau, wie das z.B. bei multi-Gigabit Transceivern auf dem gleichen Die aussieht. Oder PLLs oder oder ...

Was müsste man tun (im Sinne von finanzieller und personeller Aufwand) um z.B. eine Dicke GPU wie GF100 bei Intel fertigen zu lassen?Keine Ahnung.

Könnte man - als Extrembeispiel - auch einen Atom bei GF im ULP-Prozess fertigen?Prinzipiell ja.

[shr]

Gibt s eigentlich einen technischen Grund, warum Cpus meistens in einem Soi prozess hergestellt werden, Gpus jedoch in einem Bulk Prozess?

[Simon Moon]

Gibt s eigentlich einen technischen Grund, warum Cpus meistens in einem Soi prozess hergestellt werden, Gpus jedoch in einem Bulk Prozess?

Mag sein, dass ich mich hier nun richtig verrenne, aber afair ist die Packdichte bei einem Bulkprozess grösser. Und da CPUs zum grössten Teil aus relativ anspruchslosem Cache besteht, spart man dann hier Diesize.

[Triskaine]

Gibt s eigentlich einen technischen Grund, warum Cpus meistens in einem Soi prozess hergestellt werden, Gpus jedoch in einem Bulk Prozess?

Das ist nicht korrekt. "Nichts" wird meistens in SOI hergestellt. 98+% aller Chips setzen auf Bulk Prozesse. SOI wird vom IBM Fab Club verwendet und für gegen Strahlung gehärtete Chips für den Weltraumeinsatz.

[Knuddelbearli]

? AMD Fertigt doch in SOI. Seit 2004 oder so, mit den ersten 64bit CPUs halt

[GloomY]

Gibt s eigentlich einen technischen Grund, warum Cpus meistens in einem Soi prozess hergestellt werden, Gpus jedoch in einem Bulk Prozess?Das ist doch gar nicht so. Intel stellt seit jeher ihre Halbleiterprodukte auf bulk-Wafern her.
Das ist nicht korrekt. "Nichts" wird meistens in SOI hergestellt. 98+% aller Chips setzen auf Bulk Prozesse. SOI wird vom IBM Fab Club verwendet... bis hierhin stimme ich dir zu.
und für gegen Strahlung gehärtete Chips für den Weltraumeinsatz.SOI hat da meines Wissens nach keinen Einfluss drauf.
Mag sein, dass ich mich hier nun richtig verrenne, aber afair ist die Packdichte bei einem Bulkprozess grösser. Und da CPUs zum grössten Teil aus relativ anspruchslosem Cache besteht, spart man dann hier Diesize.Die Packungsdichte ist gleich. Das wäre sonst in der Praxis ein hinderlicher Grund für den Einsatz von SOI.

Ich bin mir bei SOI nicht ganz sicher, aber wenn ich es richtig in Erinnerung habe, ist der Unterschied zu bulk, dass zusätzlich im Substrat - also unterhalb der Transistoren - eine Isolierschicht angebracht wird. Das hat keinen Einfluss auf die Packungsdichte. Von oben betrachtet liegen die Transistoren oder Gatter ja in einer Ebene. Man fügt nur eine Ebene dahinter hinzu.