PDA

Archiv verlassen und diese Seite im Standarddesign anzeigen : Herstellungs-Prozess Technologie


Ailuros
2011-08-14, 19:17:00
Da es oefters in Threads OT geht ueber Prozess-Technologien, denke ich wird es Zeit fuer einen relevanten Thread.

Wie ich schon im SI Thread erwaehnte 28nm sieht bei TSMC alles andere als gut aus und momentan gibt es keine besondere Hoffnung dass es bei 20nm besser werden wird sondern genau das Gegenteil.

Eine Frage als Anfang waere ob es eher ein TSMC Problem zu sein scheint oder ob es generell zunehmend kritischer wird mit Herstellungsprozessen je kleiner der Prozess mit der Zeit?

Von Globalfoundries haben wir bis jetzt noch keinen hochkomplizierten GPU chip sehen koennen, ergo mag es zwar theoretisch besser sein aber handfeste Beweise sehe ich auch nicht bis jetzt. Ein weniger relevantes Gegenargument fuer Intel hilft mir auch nichts, da sie erstens keine hochkomplizierten GPUs herstellen und zweitens Larabee aus vielen diversen Gruenden trotz Intel's 45nm den Bach runter ging.

Ist jetzt TSMC der einfache Suendenbock oder wird generell Herstellungs-Technologie doch zunehmend komplizierter?

Knuddelbearli
2011-08-14, 19:29:05
na Intel schaut auch nicht sogut aus. Gab da früher selten bis nie abspeckungen sondern eigentlich immer nen eigenen DIE. Langsam ändert sich das aber.

V2.0
2011-08-14, 19:31:23
Das ist schwer zu sagen, da wir keine 2 Foundries haben, die ähnliche Produkte herstellen. Bei Intel kann man ja momentan absolut nicht sagen, ob sie verzögern weil der Prosezz nicht läuft, oder weil sie es sich einfach leisten können. Und Intel fertigt keine GPUs.

GF wird man sehen müssen wo das Bulldozer-Problem lag. Aber auch das ist keine GPU. Erst wenn AMD zu GF wechselt wird man das beurteilen können. Wenn AMD nicht wechselt, wäre dasallerdings auch eine klare Antwort.

Fabian_HT4U
2011-08-14, 19:52:02
Grundsätzlich wird es mit kleineren Strukturbreiten immer schwieriger die Prozessschwankungen zu kontrollieren. Das fängt bei Abmessungen an und hört bei bestimmten Parametern auf, die z.B. Takt oder Leckströme beeinflussen können. Hinzu kommt, dass obendrein auch noch die gefertigten Chips durch die höheren Packdichten und kleineren Strukturbreiten immer sensibler gegenüber z.B Signalrauschen sind. Damit wird es immer länger dauern, bis ein Prozess soweit fortgeschritten ist, dass man ihn verwenden kann. Dies sieht man z.B auch daran, dass Intel bereits 2009 erste SRAM-Zellen auf Basis eines 22-nm-Prozesses gezeigt hat, die Massenfertigung wird jedoch erst Ende 2011/Anfang 2012 anlaufen - also mehr als zwei Jahre später. TSMC geht ähnlich vor und verkündete 2009 die ersten erfolgreichen SRAM-Zellen mit 28 nm.

Es ist also ein eher allgemeines Problem. Dennoch sind GPU-Chips besonders sensibel, denn in der Regel geht gleich ein High-End-Chip als erstes in die Pipe - also ein besonders großer Chip. Und die sind meistens größer als CPU-Dies, die obendrein im wesentlichen aus SRAM bestehen - mit dem man eben schon Jahre Erfahrung hat.

grüße
Fabian

Skysnake
2011-08-14, 20:24:51
Naja, das es mehr Probleme gibt, ist eigentlich logisch.

Die Strukturen werden ja immer kleiner. Ergo werden kleinste Schwankungen in der Produktion prozentual gesehen immer gravierender. Dies bezieht sich sowohl auf die Dicke von Leiterbahnen, was die Induktivität, als auch den Ohmschen Widerstand verändert, als auch die Kapazität von Kondensatoren, die auf dem Chip verbaut sind. Ganz zu schweigen davon, dass die Transistoren an sich sich leicht in der Form verändern, und damit sich ihre Schaltungsckarakteristik verändern. Und als letzten Punkt gibt es noch zu sagen, das man eben die Spannung runter drehen muss, da ansonsten die Leiterbahnen entweder komplett durch gehen, oder eben Elektromigration zu schnell ein Versagen des Chips verursacht.

HotSpots werden auch ein größeres Problem, da man tendenziell höhere Energiedichten hat.

Naja, und dann bleiben da noch die anderen Physikalischen Probleme, wie ansteigender Tunnelstrom bei verkleinerten Strukturen, weil die Leiterbahnen etc. näher beieinander liegen, und eben auch ansteigendes Übersprechen nebeneinander liegender Leiterbahnen.

Das macht halt alles Probleme, und kann durch kleinste Schwankungen in der Produktionsqualität eben schon zu katastrophalen Folgen führen, wie eben, das ein Chip gar nicht funktioniert.

Auch allgemein das Produktionsverfahren ist natürlich ein Problem. Die Lithographie ist heute ja WEIT unter dem, was man einmal für möglich gehalten hat. Wir sind ja unterhalb der halben Wellenlänge des Lichts angelangt, das verwendet wird. Eigentlich dürfte das gar nicht gehen, da man Interferrenz bekommt. Durch einige Tricks ist es aber dennoch möglich.

Aktuell siehts aber "eigentlich" wieder besser aus, weil die normalen Verfahren eben am Ende sind. Man kann nicht noch kleiner werden mit der bisherigen Wellenlänge. Daher hat man zu UV gewechselt, was einem wieder neuen Spielraum gibt. Daher sollte es eigentlich für 1-2 Stufen auch wieder etwas einfacher sein. Das Problem ist aber wohl, das man die Linsen, die man bisher genutzt hat eben nicht mehr nutzen kann, da Sie für UV-Strahlen nicht transparent sind. Man muss auf Spiegel ausweichen, was aber anscheinend teilweise ziemliche Probleme bereitet hat, diese in der benötigten Güte zu fertigen.

So noch was Allgemeines:

Danke für den extra Topic! Ein ganz großes Lob an die Mods hier allgemein. Ihr zieht echt gut die Themen auseinander durch extra Topics, damit es nicht zu einem kompletten durcheinander in den Topics kommt. Wirklich gute Arbeit muss man da mal sagen :D

Was ich aber noch vorschlagen würde, wäre eine Auflistung der Produktionsverfahren, die die einzelnen FABs ab sagen wir mal 60 nm hatten, und was für Produktgruppen! damit gefertigt wurden. Wenn man Links zu den Unterschieden in der Technologie hat, dann wäre das auch ganz nett.

Denn ich muss ganz ehrlich sagen, ich blicke da nicht durch, was jetzt genau die Unterschiede zwischen Bilk, SOI, Gate Last/First (ok das schon an sich, aber nicht was da jetzt der Große Unterschied in der Funktionsweise etc. ist.) HPL, HP, LP und was es noch alles gibt.

Das im Startpost, damit man da einfach nachschauen und sich belesen kann, wäre wirklich optimal, denn so etwas gibts glaub ich überhaupt im deutschsprachigen NEtz nicht.

Gipsel
2011-08-14, 22:10:39
Klar wird es dort noch schlimmer aussehen :ugly:

Es wird immer schlimmer, je kleiner man wird. Wobei ich mir für 28nm echt weniger Probleme erhofft hatte, da Sie ja auf UV gegangen sind, bei dieser Strukturgröße und dort nach unten wieder etwas Luft ist, womit man Chancen hat, mit minimal kleineren Problemen durch zu kommen.

Die sind doch bereits jetzt auf UV gegangen oder?
Ich antworte mal hier im Thread, paßt wohl besser.

Mit UV meinst Du aber nicht EUV, also 13nm Licht, oder? Das dauert noch eine Weile (ja immer noch). Intel will wohl sogar noch bis zu ihren 16nm (bzw. reden die jetzt wohl von 14nm, also noch eine Halfnode kleiner, machen also vielleicht einen Shrink um 1,5 Nodes nach 22nm) mit 193nm Belichtern arbeiten (das ist auch schon UV ;)).
Bei GF gibt es meines Wissens noch keine offizielle Ansage dazu, allerdings stellen die in der neuen Fab in Malta/NY wohl schon ein paar EUV-Tools auf. Allerdings muß man auch sehen, daß die momentanen EUV-Belichter auch nicht unter 16 nm kommen. Die ganze Optik ist viel aufwendiger und auch beschränkter von den Möglichkeiten. Da muß noch eine Menge Fortschritt kommen, bevor das geeigneter als die normalen 193nm Litho-Tools werden.

Skysnake
2011-08-14, 22:37:07
Ja genau, ich mein EUV. Danke für die Korrektur!

Ich dachte mit dem 28 nm Prozess wäre der Umstieg auf EUV dann wirklich unumgänglich. Also zumindest habe ich nichts anderes gehört. Mich hat es ja gewundert, das Sie den 32nm Prozess überhaupt noch mit UV geschafft haben. Bei 40nm hatte TSMC ja so derbe Probleme, dass Sie den nächsten Schritt komplett ausgelassen haben.

Ich habe auch schon seit längerer Zeit davon gehört, dass die ersten EUV Anlagen ausgeliefert werden. Bin daher davon ausgegangen, das der 28nm Prozess schon mit EUV gearbeitet wird.

Hast du eine Quelle dafür, dass die bis 16nm bzw sogar 16nm mit UV arbeiten wollen? Ich hab nämlich nur an das hier erinnert, bzw. gefunden. http://www.itwissen.info/definition/lexikon/extreme-ultraviolet-EUV-Extremes-Ultraviolett-Licht.html

Der Umstieg auf EUV würde sich ja absolut nicht mehr lohnen, wenn man bis 16 oder gar 11nm runter kommen würde. So wirklich viel geht da ja wahrscheinlich nicht mehr. Bei 6nm wird wohl Schluss sein. Ob dass dann eine komplett neue Technologie wert ist, muss sich dann erst noch zeigen.

Bzgl. der Optik habe ich mal ein Paper gelesen, bzw. hatten wir mal in der Vorlesung darüber auch gesprochen. Das Problem liegt nicht am Vakuum, das man benötigt oder so, sondern an den Spiegeln, die man benötigt. Man schafft halt nicht wirklich die nötige Oberflächengüte zu gewährleisten. Dazu kommt halt noch das Problem mit der Temperaturstabilität, wenn ich mich recht erinnere, da man schon recht viele Spiegel brauch, und daher auch am Anfang sehr hohe Leistungen von den Lasern, was auch nicht so einfach ist. Die ersten Spiegel haben damit wohl auch Probleme. Bzgl der Tempstabilität bin ich mir allerdings jetzt nicht mehr ganz sicher.

Auf jeden Fall ist die Technik aufgrund der Optik wie du schon gesagt hast, nicht wirklich einfach.

Gipsel
2011-08-15, 00:36:31
Mit den Spiegeln bzw. der Optik erzählst Du mir nichts Neues. Immerhin arbeite ich am FEL in Hamburg, der läuft im EUV-Bereich (ab 4nm aufwärts, 13 nm werden da oft benutzt, weil die Optiken da noch am besten funktionieren). ;)
Aber selbst bei 13nm ist es ein Problem, da gibt es keine Linsen mehr, nur noch reflektive Optik (mit mieser Reflektivität, man kann also nicht viele optische Elemente haben), die Masken müssen entsprechend anders aussehen, es ist überhaupt schwierig, große Aperturen für gute Auflösungen zu bekommen und schlußendlich ist die Leistung und Standfestigkeit der Lichtquellen immer noch ein Problem.
Und was da noch obendrauf kommt (und momentan wohl sogar die erreichbare Auflösung limitiert), ist der ganze Chemiekram, also die Photolacke usw., die für 13,5nm Licht (~92eV Photonenenergie!) einfach noch nicht so gut funktionieren, wie die im nahen UV.

Man kann EUV-Belichter kaufen, ja. Aber die sind deutlich teurer als die 193nm Varianten und schaffen dabei noch erheblich weniger Durchsatz bei gleichzeitig schlechterer Qualität der erzeugten Strukturen (Variabilität, Defektrate). Deswegen benutzt die auch keiner wirklich.

Achja, Intel hat schon verkündet, sich 193nm Lithographie für die 10nm Node anzusehen (http://www.eetimes.com/electronics-news/4213628/Intel--EUV-misses-10-nm-milestone/). EUV kommt immer in 5-10 Jahren, genau wie die Kernfusion seit 50 Jahren immer in 50 Jahren kommerziell nutzbar sein wird. :rolleyes:

Skysnake
2011-08-15, 01:15:00
ja das stimmt, allerdings fand ich schon alles unter 95nm ziemlich krass für UV. Die ganzen 40nm und drunter Sachen empfinde ich echt nur noch als krank. Es ist schon extrem krass, dass das wirklich noch funktioniert. Dass die aber wirklich unter 30nm, geschweige denn bei 10nm wirklich noch UV einsetzen wollen kratzt dann bei mir auch an der Vorstellungskraft, wie das funktionieren soll :ugly:

Btw. das dir das klar ist, hab ich auch nicht anders erwartet, ich denke hier lesen aber noch 1-2 Leute mehr mit, oder was meinst du ;)

Coda
2011-08-15, 01:51:50
Man kompensiert halt vieles über Computational Lithography und Mehrfachbelichtung. Die Strukturen sind inzwischen auch schon sehr viel einfacher. Es gab da mal eine Folie von Intel dazu.

Das ganze erfordert wohl auch einiges an Rechenleistung.

Cpl. Dwayne Hicks
2011-08-15, 03:04:58
Ist eigentlich schon eine ganz andere, neue technologie am Horizont... wenn die herkömmliche Lithographie am Ende ist? (1nm?)

Coda
2011-08-15, 03:41:04
Nach der "International Technology Roadmap for Semiconductors" skaliert traditionelles Silizium noch bis 11nm - Was danach kommt steht in den Sternen.

Evtl. Kohlefaser-Nanoröhren oder Spintronic.

C.D.B.
2011-08-15, 09:40:01
Wäre es dann nicht sinnvoller, statt Unsumen und Zeit für das nahezu ausgereizte Silizium aufzuwenden, mit Hochdruck in die neuen Fertigungstechnologien rein zu gehen? Intel könnte locker eine Fab für diese, ne andere Fab für jene neue Technolgie aufbauen.

boxleitnerb
2011-08-15, 09:48:23
Es wird doch mit Hochdruck daran geforscht. Sowas passiert nicht von heute auf morgen sondern braucht Jahrzehnte. Bis vor kurzem war es (ist es?) ja nichtmal möglich, Kohlenstoffnanoröhrchen in geordneter Weise herzustellen. Die liegen kreuz und quer auf dem Substrat.

Skysnake
2011-08-15, 11:18:38
Nach der "International Technology Roadmap for Semiconductors" skaliert traditionelles Silizium noch bis 11nm - Was danach kommt steht in den Sternen.

Evtl. Kohlefaser-Nanoröhren oder Spintronic.

Nanotubes sind eigentlich mehr oder weniger aus dem Rennen, zumindest nach meiner Einschätzung nach ner Spezialvorlesung über Mesoscopische Physik, wo wir uns insbesondere mit dem Übergang von der (semi) klassischen Physik in die Quantenmechanik beschäftigt haben. Da haben wir Nonotubes auch angerissen, aber nicht näher betrachtet, weil es im Prinzip schon überholt ist :freak:

Die Dinger sind schwer her zu stellen, und du kannst nicht wirklich Transistoren etc. daraus basteln. Summa summarum ziemlich ätzendes Zeug, zumal man eben auch keine langen Stücke herstellen kann.

Das neue Zauberwort heißt Graphen. Das hat nämlich gleich mehrere Vorteile im Gegensatz zu Nanotubes. Nanotubes sind 3D Körper, die eben damit auch eine entsprechende Zustandsdichtefunktion etc. haben. Graphen ist ein physikalisch "echter" 2D "Körper". Da hast du halt eine Zustandsdichtefunktion, die der eines gedachten 2D Körpers entspricht. Das ermöglicht dir SEHR viele Sachen, da du eben nur in 2D deine Wellenfunktion hast etc.

Das Zeug ist auch total "trivial" her zu stellen. Nehme einen Graphitblock, und eine Menge Tesafilm :ugly:

Pack den Tesa auf den Graphitblock, und ziehe ihn wieder ab. Jetzt bleibt etwas Graphit auf dem Tesa zurück. Diesen pappst du jetzt auf einen anderen Tesa und ziehst das Zeug wieder auseinander. Das machst du dann einige Zeit lang, entfernst den Tesa (wird geätzt soweit ich das weiß) und legst das unter ein Elektronenmikroskop und begibst dich auf die Suche nach einer einzelnen Schicht Graphit, alias Graphen.

Die Herstellung ist vom Prinzip her total trivial, nur der Aufwand ist halt gewaltig, und die Ausbeute halt sehr sehr sehr gering. Du hast da nur winzigste Stückchen. Daraus kannst du dann aber deine Schaltungen "einfach" heraus schneiden :biggrin:

Sehr cooles Zeug :biggrin:

Bud Spencer
2011-08-15, 12:19:14
Ich habe diese Frage einmal einem Prof. gestellt, leider habe ich die Antwort vergessen. Ich stelle sie einmal hier:

Wieso geschieht bei der Einführung einer neuen Herstellungs-Prozess Technologie der Sprung beinspielsweise von 40nm auf 28nm? Wieso nicht von 40nm auf 27nm? Oder von 40nm auf 26,3345 nm?

fdk
2011-08-15, 12:39:14
Ich finde die Intel-slides gerade nicht, nur diesen Kommentar (http://www.nikonprecision.com/ereview/spring_2010/article05.html) sowie diese sehr informativen slides (http://www.lithoworkshop.org/pdfs/presentations/Umatate%202010%20NovChallengeForFutureLithography%20final2_Distribute.pdf) eines Nikon-Mitarbeiters in denen er u.a. auf die Probleme bei multi-patterning und EUV eingeht ~s. 20ff.

Eine Kombination aus ArF/EUV soll es dann für Intel richten.

OBrian
2011-08-16, 03:18:25
Ich habe diese Frage einmal einem Prof. gestellt, leider habe ich die Antwort vergessen. Ich stelle sie einmal hier:

Wieso geschieht bei der Einführung einer neuen Herstellungs-Prozess Technologie der Sprung beinspielsweise von 40nm auf 28nm? Wieso nicht von 40nm auf 27nm? Oder von 40nm auf 26,3345 nm?Hier ist es gut erklärt:

http://de.wikipedia.org/wiki/Technologieknoten

BlackBirdSR
2011-08-16, 10:55:59
Hier gehts immer nur um Litho etc.

Ich möchte mal frech anmerken, dass viele Probleme bei neuen Technologien gar nicht in diesen hochentwickelten Bereich entstehen, die sowieso immer für jede Node neu optimiert oder gekauft werden.
Vielmehr versuchen Firmen mit bestehendem Equipment im Bereich CMP, CVD etc. zu arbeiten. Das kann gut gehen, oder die entsprechenden Projektteams bekommen das Problem einfach nicht in den Griff.
Wenn da Vias oder Leiterbahnen nicht so gefertigt werden, wie nach Spec gewünscht, kann die beste Belichtung nichts mehr richten. Das gilt auch für Schichtdicken oder Verunreinigungen im Prozess.
Blöd wenn man auf halbem Wege feststellt, dass man andere Slurry zum polieren braucht, und die neue dann überhaupt nicht mit den aktuellen Programmen will.

Das nur am Rande... es gibt 1000 Stellen, an denen ein Prozess erkranken kann und ich glaube nicht, dass wir Heute oder Morgen noch Prozessumstellungen sehen werden, die ohne große Probleme über die Bühne gehen. Diese Zeiten sind leider vorbei.

Skysnake
2011-08-16, 12:50:49
Definitiv. Es reicht doch schon, wenn Mist gebaut wird mit den Luftfiltern... Dann sind die Partikeldichten zu hoch und du kannst wenns dumm läuft unzählige Wafer wegschmeisen, bis du den Fehler findest, was dann auch wieder Wochen/Monate dauern kann, bis die Anlage wieder ihr Soll erreicht hat.

Ich hoffe wirklich, dass die Stacked-Chips bald kommen, dann brauch man sich für einige Jahre um Moore keine Sorgen machen.

Gipsel
2011-08-16, 15:20:36
Ich hoffe wirklich, dass die Stacked-Chips bald kommen, dann brauch man sich für einige Jahre um Moore keine Sorgen machen.
Die helfen aber für den Stromverbrauch überhaupt nicht und die Herstellungskosten skalieren auch schön linear mit der Transistorzahl. Also die traditionellen Hauptgründe für die Verkleinerung der Transistoren bleiben ja weiterhin bestehen.

Hier gehts immer nur um Litho etc.

Ich möchte mal frech anmerken, dass viele Probleme bei neuen Technologien gar nicht in diesen hochentwickelten Bereich entstehen, die sowieso immer für jede Node neu optimiert oder gekauft werden.
Vielmehr versuchen Firmen mit bestehendem Equipment im Bereich CMP, CVD etc. zu arbeiten. Das kann gut gehen, oder die entsprechenden Projektteams bekommen das Problem einfach nicht in den Griff.
Wenn da Vias oder Leiterbahnen nicht so gefertigt werden, wie nach Spec gewünscht, kann die beste Belichtung nichts mehr richten. Das gilt auch für Schichtdicken oder Verunreinigungen im Prozess.
Blöd wenn man auf halbem Wege feststellt, dass man andere Slurry zum polieren braucht, und die neue dann überhaupt nicht mit den aktuellen Programmen will.

Das nur am Rande... es gibt 1000 Stellen, an denen ein Prozess erkranken kann und ich glaube nicht, dass wir Heute oder Morgen noch Prozessumstellungen sehen werden, die ohne große Probleme über die Bühne gehen. Diese Zeiten sind leider vorbei.
Nun, ich habe ja schon angemerkt, daß bei EUV momentan die Photolacke limitieren, also im Prinzip die Naßchemie, nicht die Belichtung selber, auch wenn das natürlich sehr eng miteinander zusammenhängt. Diese enge Verzahnung ist ja das, was es inzwischen so schwierig macht. Jede einzelne Komponente muß perfekt auf die anderen abgestimmt sein, man hat einfach keinen Spielraum mehr. Also selbst wenn man die grundsätzlichen Dinge bei der Lithographie auf die Reihe bekommt, ergeben sich schlußendlich auch immer höhere Anforderungen an die anderen Komponenten.

Wie schon gesagt limitieren momentan die Photolacke die sogenannte "line width roughness" (unter 20nm sind die Dicke-Variationen von Linien so groß, daß benachbarte ineinander laufen). Man hat schon Ideen wie man das beheben kann, allerdings benötigt man dann wieder ein Vielfaches an Intensität zur Belichtung auf dem Wafer (also entweder wird der Durchsatz gedrittelt oder man benötigt Lichtquellen mit nochmal 3 bis 4 mal mehr Intensität). Unter 20nm kommt man auch bei EUV in den Bereich, wo man die Apertur der Optik (numerische Apertur: NA) anheben muß, um überhaupt noch die benötigte Auflösung zu erreichen (bei ArF-Lasern ist man momentan mit Immersion bei ~1.4, EUV steht irgendwo bei ~0.3). Dies ist eigentlich nur über eine kompliziertere Optik mit mehr Spiegeln erreichbar (z.B. 8 Spiegel statt 6), wobei bei einer Reflektivität von maximal 70% für jeden Spiegel das wieder mindestens eine Verdopplung der Lichtleistung erfordert (oder der Durchsatz geht auf die Hälfte runter). Höhere NA bedeutet aber auch gleichzeitig geringere Tiefenschärfe (skaliert mit Wellenlänge/NA², wobei man sehen muß, daß die oben angegebenen 1.4 für Immersionslithographie in dieser Beziehung nicht ganz stimmen, die eigentliche Apertur ist ~1.05, Immersion senkt die Wellenlänge im Wasser auf ~145nm), so daß die Anforderungen an die Formgenauigkeit aller Elemente und insbesondere der "Flachheit" des Wafers (also die Anforderungen an das Polieren) enorm steigen. Einen kompletten Wafer mit einer maximalen Abweichung von nur 20 bis 30nm von der perfekten Ebene zu polieren (wäre für NA von 0.6 bis 0.7 erforderlich) ist alles andere als trivial um nicht zu sagen für die konkrete Anwendung momentan praktisch nicht möglich.

Auch deswegen überlegt man ja schon, die EUV-Belichter gleich auf 6.8 nm upzugraden (man gewinnt Faktor 2 Spielraum bei der Tiefenschärfe und es gibt sogar etwas bessere Spiegel als für 13.5nm), wofür man sich im Tausch natürlich auch wieder einen ganzen Sack neuer Probleme einhandelt.

Skysnake
2011-08-16, 15:59:00
Gipsel, die Herstellungskosten skalieren eben nicht linear mit der Transistorzahl, sondern quadratisch oder höher aber einem gewissen Punkt. Da haut einem dann nämlich schlicht die Wahrscheinlichkeit für gravierende Fehler rein, die einem den ganzen Chip versemmeln können, und die ist eben /Mrd. Transistoren eben gleich, mehr oder weniger unabhängig davon, ob der Chip nun auf 0,5 Mrd Transistoren besteht, oder auf 5 Mrd.

Die Stacked-Chips bieten da eben die Chance, statt einem 500mm² Monsterchip 2 oder mehr kleine Chips zu bauen, womit die Ausbeute massiv nach oben geht. Ganz zu schweigen davon, das man eben auf chips bauen kann, die größer als die 500 - ~800mm² bauen kann, die bisher überhaupt möglich sind.

Und bzgl Stromverbrauch:
Das kann einem schon einiges helfen, da man eben die Fat-cores noch deutlich fetter auslegen kann, gleichzeitig aber auch richtig schlanke Hardware wie in GPUs halt drauf setzen kann, und "einfach" das was man nicht brauch komplett abschaltet. Sozusagen ein fest verdrahteter "FPGA" bei dem halt immer nur einige Teile der gesamten Funktionalität gleichzeitig verfügbar sind. Damit könnte man schon massiv die Effizients bzgl Performance/Watt nach oben treiben.

Bzgl. dem Rest:
Stimmt, die Photolacke sind auch so ne Sache... Dachte aber mich daran zu erinnern, dass man dies mehr oder weniger gelöst hätte inzwischen, und die Optik an und für sich noch das größte Problem sei. Glaub das war aber damit im Zusammenhang, das eben wie von dir beschrieben Lacke ins Interesse gerückt sind, welche länger belichtet werden müssten, oder halt eine sehr viel aufwendigere Optik benötigen, um die nötigen Strukturen zu fertigen.

Das mit dem 6,8nm upgrade war mir aber völlig neu, wobei du schon richtig sagst. Man handelt sich eben an anderen Stellen wieder Probleme ein, die unter Umständen unlösbar sind...

Einfacher wird es auf jeden Fall nicht mehr, und ich denke viel von uns werden noch miterleben, das Moores law nicht mehr gehalten werden kann. Schade eigentlich. Ich hoffe wirklich, das wir dann mit Graphen oder Quantencomputing einen Ersatz haben. Ansonsten wird das unsere Fortschritt doch massiv verlangsamen.

Naja, viele bekommen wir ja auch davor noch einen großen elektromagnetischen Sturm von der Sonne ab und sitzen wieder mit einem Abakus und Rechenschieber da :lol:

ndrs
2011-08-16, 16:43:36
Die Stacked-Chips bieten da eben die Chance, statt einem 500mm² Monsterchip 2 oder mehr kleine Chips zu bauen, womit die Ausbeute massiv nach oben geht.
Ich hab zwar nicht wirklich Ahnung, wie groß die Gefahr dabei ist, aber ich werfe einfach mal den Prozess des Stapelns als zusätzliche Fehlerquelle in den Raum.

Skysnake
2011-08-16, 17:17:14
Ja, das ist eine mögliche Fehlerquelle, aber wohl deutlich kleiner als die Fehlerquelle aus dem Chip an sich. Auch könnte man die Einzelteile deutlich stärker selektieren, da man dann z.B. 4 Top Teile hat, statt 3/4 Top und 1/4 geht so, wie bei aktuellen Designs, es durchaus passieren kann.

Ich seh da auf jeden Fall sehr großes Potenzial. Man kann das Transistorbudget eben extrem nach oben schieben.

Ailuros
2011-08-31, 08:57:46
Keine Ueberraschung mehr: http://www.fudzilla.com/processors/item/23897-high-performance-20nm-chips-slated-for-2014

http://www.brightsideofnews.com/news/2011/8/30/globalfoundries-announces-20nm-process-no-to-soi.aspx

Uebrigens SAMSUNG auch bei GloFo: http://www.brightsideofnews.com/news/2011/8/30/samsung-cozies-up-with-globalfoundries.aspx

Skysnake
2011-08-31, 13:00:06
Danke für die Links. Hätte mich auch irgendwo gewundert, wenn SOI nur zwischen drin nicht mehr gemacht wird, oder auch so einfach ausgesetzt wird.

Was ich allerdings nicht so ganz verstehe ist dieser Part aus dem zweiten Link:


The key part of the announcement will be the introduction of Extreme Ultra Violet (EUV) production in preparation to move from CMOS transistor technology.


Aha....... :freak:

Was wollen die dann machen, wenn kein CMOS?

Coda
2011-08-31, 13:37:39
Eine Frage als Anfang waere ob es eher ein TSMC Problem zu sein scheint oder ob es generell zunehmend kritischer wird mit Herstellungsprozessen je kleiner der Prozess mit der Zeit?
Natürlich ist das so. Das ist eine Binsenweisheit.

Edit: Ich sollte den Thread ganz lesen, sorry.

Ailuros
2011-09-01, 00:19:13
http://www.fudzilla.com/home/item/23909-28nm-not-in-great-shape

Hugo
2011-09-08, 14:14:25
14nm auf 450er Wafern schon 2015?
http://www.computerbase.de/news/2011-09/tsmc-14-nm-chips-auf-450-mm-wafern-bereits-2015/

Neurosphere
2011-09-08, 18:41:25
450er Wafer sind nochmal ne ganz eigene Geschichte für sich ;)

Knuddelbearli
2011-09-08, 19:05:19
typisch TSMC wirds am ende 14nm Chips auf 300mm Wafer Ende 2016 sein ( zumindest für gpu geschichten )

G 80
2011-09-09, 13:56:37
Ich möchte mit einer Frage einhaken die nciht spekulativ und ein bischen OT ist aber imho doch auch hier passt.

Quelle: http://de.wikipedia.org/wiki/Wafer

Warum werden die zur Herrstellung verwendeten Wafer mit zunehmenden Durchmesser auch dicker?

Das einzige was mir in den Sinn kommt: Stabilität, weil sie sonnt brechen könnten oder zumindest die Qualtität des fertigen Produkts gemindert wird wenn zb Spannungen auftreten, auf die ein dünner Wafer natürlich empfindlicher reagiert.

Nightspider
2011-09-09, 13:58:37
Genau das ist der Grund.

Mich würde hingegen mal interessieren, wie extrem dünne NAND-Flash Dice übereinandergestapelt werden können, wenn die Wafer doch so dick sind.

Wird etwas alles weggeschliffen, was nicht benötigt wird, damit die einzelnen Chips so dünn werden, damit man sie stapeln kann?
(Siehe NAND-Chips in SD-Karten oder USB Sticks)

stav0815
2011-09-09, 14:08:56
Genau das ist der Grund.

Mich würde hingegen mal interessieren, wie extrem dünne NAND-Flash Dice übereinandergestapelt werden können, wenn die Wafer doch so dick sind.

Wird etwas alles weggeschliffen, was nicht benötigt wird, damit die einzelnen Chips so dünn werden, damit man sie stapeln kann?
(Siehe NAND-Chips in SD-Karten oder USB Sticks)
Das wird doch eh alles weggeätzt?

Spasstiger
2011-09-09, 14:52:34
Genau, die werden gedünnt (z.B. durch Ätzen). Ich hatte selbst mal einen auf 50 µm gedünnten Wafer in der Hand, das ist wie spröde Alufolie, die schon bei leichten Berührungen bricht.

Hugo
2011-09-09, 16:38:46
bei uns werden die meißten Wafer geschliffen