AMD/ATI - GPU-Prototyp mit Stacked-RAM [Archiv]

Gipsel

2011-10-27, 19:22:23

Ist jetzt nicht ganz genau das Thema, aber hängt schon damit zusammen. Es gibt ein Foto eines GPU-Prototypen mit stacked DRAM auf einem Silicon Interposer (http://semiaccurate.com/2011/10/27/amd-far-future-prototype-gpu-pictured/).

http://semiaccurate.com/assets/uploads/2011/10/AMD_Interposer_SemiAccurate.jpg

Mal sehen, wann wir das auf dem Markt zu sehen bekommen und wie breit dann die Speicher-Anbindung sein wird.

AnarchX

2011-10-27, 19:38:44

Säbelrasseln auf Geheiß des neuen CEOs? :D

Aber das wäre natürlich gerade für AMDs APUs eine wichtige Sache.

Screemer

2011-10-28, 13:10:31

könnte das die gpu der wiiu sein? die ibm-cpu soll ja auf jeden fall edram bekommen.

AnarchX

2011-10-28, 14:58:53

Bei B3D hat man die dazugehörigen Präsentationen gefunden: http://forum.beyond3d.com/showpost.php?p=1593282&postcount=861

http://sites.amd.com/la/Documents/TFE2011_001AMC.pdf
http://sites.amd.com/us/Documents/TFE2011_006HYN.pdf

Spasstiger

2011-10-29, 23:23:52

Ich hab den Quote mal in den anderen Thread gepostet, weil er da wohl eher passt:
Das ist wirklich ein großer Unterschied. Ob ich jetzt maximal 10 Lötpunkte pro mm² bei einem organischen Träger setzen kann oder ganze 1000 Lötpunkte pro mm² mit einem Si-Interposer macht einen riesigen Unterschied und ermöglicht dann mal so eben ein 1024Bit Speicherinterface auf geringerer Fläche als ein 64Bit Interface zum Speicher auf einem organischen Träger kosten würde.
Mann kann auch bei Trägern mit organischen Substraten heute schon 30 µm Pitch erreichen, was 1000 I/Os pro mm² entspricht , auf den Roadmaps, die ich gesehen habe, stehen sogar schon 15 µm. Stichwort embedded Die und HDI (high density interconnect).

Skysnake

2011-10-30, 08:48:07

Kann gut sein, aber unterm Strich haben wir doch wieder das Problem, das wir die Leitungen auch verlegt bekommen müssen. Die Stacked RAMs etc direkt auf dem gleichen Substrat wie der eigentliche Chip werden uns schon gut nach vorne bringen, ein richtiger Quantensprung wird es dann aber nochmals, wenn wir RAM und APU übereinander legen. Dann sind die Signalwege nämlich extrem groß und man hat mit den Leitungen eigentlich kaum Probleme.

Da wirds dann wohl nochmals richtig abgehen.

Ich bin mal gespannt, ob AMD hier auf das richtige Pferd sattelt mit Hynix. Samsung&Micron mit ihrem Memory-Cube.

Ich denke ja, dass dieser mit Haswell Einzug hält. Der Speichermarkt wird in den nächsten Jahren auf jeden Fall SEHR spannend.

anddill

2011-10-30, 09:50:37

Diese Stacked-Technik wird in der Zukunft zu noch mehr Parallelisierung führen. 1024 Cores und 2048 Bit Speicherinterfache sind damit kein Problem, aber ein GHz wird schwierig, wegen der Abwärme.

Skysnake

2011-10-30, 11:12:18

wie schon mehrfach gesagt, IBM hat dafür eine serientaugliche lösung. ;)

john carmack

2011-10-30, 12:18:55

tolle erfindung :)

Gipsel

2011-10-30, 14:03:35

Ich hab den Quote mal in den anderen Thread gepostet, weil er da wohl eher passt:

Mann kann auch bei Trägern mit organischen Substraten heute schon 30 µm Pitch erreichen, was 1000 I/Os pro mm² entspricht , auf den Roadmaps, die ich gesehen habe, stehen sogar schon 15 µm. Stichwort embedded Die und HDI (high density interconnect).
Hast Du dazu mal einen Link? Ich dachte bisher, die embbeded die Geschichte zielt eher auf relativ kleine Dies mit wenigen I/O-Pins. Und von HDI als irgendwas spezifisches mit organischen Substraten habe ich auch noch nicht gehört (was nichts heißen muß, da ich den Bereich ehrlich gesagt nicht so verfolge).

Was ich allerdings weiß, ist daß z.B. Xilinx beim Topmodell ihrer Virtex7-FPGA schon Si Interposer nutzt, bzw. gerade änfängt zu nutzen. Bei ihrem Topmodell ihrer 28nm FPGAs (die ja gerade mit der Massenproduktion anfangen) sitzen mehrere Chips zusammen nebeinander auf einem Si Interposer (die nennen das zwar "stacked", aber die sitzen wirklich nebeneinander), der mit 65nm Technologie hergestellt wird und einen 45µm Pitch zu den FPGA-Dies bietet. Das Packaging übernimmt da übrigens auch Amkor, die Firma, die offenbar bei dem im ersten Post abgebildeten Package ebenfalls beeiligt ist.

http://www.abload.de/img/xilinx_ipvfwv.png
http://www.abload.de/img/xilinx_ip_photordf7.png

Bei der zweiten Folie ist auch ein echtes Bild eines Schnitt durch so ein Ding abgebildet. Dort sieht man sehr schön den deutlichen Unterschied zwischen den Verbindungen zum Package (C4) und den sogenannten µBumps zwischen Interposer und den FPGA-Dies. Die BGA-Dots sind natürlich noch einmal deutlich größer (ganz unten).

edit:
Auf einem anderen Foliensatz findet sich auch die Aussage, daß der SI-Interposer bei Xilinx eine hundertfach(!) erhöhte Bandbreite zwischen den einzelnen Dies bei einem Fünftel der Latenz bei gleichem Stromverbrauch wie eine "klassische" Verbindung über das organische Substrat ermöglicht hat.

Spasstiger

2011-10-31, 17:10:02

Einen Link hab ich nicht, ich hab die Roadmaps in Marktberichten während einem Praktikum gesehen. Kann aber sein, dass ich mich gerade vertue und mit 15-30 µm eigentlich Line-/Space-Breite meine.
Embedding geht auf jeden Fall auch in Richtung größere Chips, was bisher in embedded-die-Bauweise realisiert wird, sind aber tatsächlich nur passive und kleine aktive Chips (z.B. µSIP-Package von TI für Spannungswandler). In den nächsten 3 Jahren soll sich in dem Bereich ordentlich was tun, dann könnte man auch die ersten SoCs als embedded Dies sehen.

Duplex

2011-10-31, 17:29:01

Wozu braucht AMD Stacked-RAM wenn die nichtmal 3% vom GPU Umsatz verdienen?

YfOrU

2011-10-31, 17:37:35

Nach der Logik dürften Unternehmen wie Intel oder Qualcomm überhaupt keine GPU Abteilung haben.
Mal davon abgesehen das alles was Richtung IGP (und SoC) geht bei AMD nicht über die GPU Sparte bilanziert wird. Wobei wir hier schon beim Thema sind: SoC, APU und Konsolen.

Ailuros

2011-11-01, 06:23:28

SoC, APU und Konsolen.

Es ist selten dass man bei Deinen Beitraegen Haare spalten muss, aber APU ist lediglich AMD's Verkuerzung fuer SoC.

YfOrU

2011-11-01, 08:10:07

Es ist selten dass man bei Deinen Beitraegen Haare spalten muss, aber APU ist lediglich AMD's Verkuerzung fuer SoC.

Weiter spalten bitte ;)

Die Differenzierung war bewusst gewählt denn zum vollständigen SoC fehlt bei beiden APUs ein großer Teil der I/O Komponenten. Während die Bobcat Nachfolger das auf absehbare Zeit bekommen werden bin ich mir da bei Llano+ nicht mehr so sicher.
Mittelfristig vermute ich eher das sowohl die BD Nachfolger (FX), als auch die Kategorie der Mainstream APUs auf praktisch identische, externe I/O Controller zurückgreifen werden. Aus der Sicht von AMD wäre das mit der Integration von PCIe in zukünftige BD (FX) Prozessoren eine logische Variante um die Kosten zu reduzieren. Wenn man dann noch bedenkt das wohl spätestens die zweite Generation der BD APUs auch als Opteron kommen wird spricht recht wenig für eine Integration der verbleibenden Chipsatz Elemente.

Ist natürlich ein wenig Haarspalterei, andererseits ist gerade die Integration der I/O Komponenten einer der großen Vorteile von SoCs. Sinn macht Stacked-Ram bei SoCs und APUs, allerdings aus unterschiedlichen Gründen (Leistung/Effizienz/Miniaturisierung).

Ailuros

2011-11-01, 08:49:46

Weiter spalten bitte ;)

Die Differenzierung war bewusst gewählt denn zum vollständigen SoC fehlt bei beiden APUs ein großer Teil der I/O Komponenten. Während die Bobcat Nachfolger das auf absehbare Zeit bekommen werden bin ich mir da bei Llano+ nicht mehr so sicher.
Mittelfristig vermute ich eher das sowohl die BD Nachfolger (FX), als auch die Kategorie der Mainstream APUs auf praktisch identische, externe I/O Controller zurückgreifen werden. Aus der Sicht von AMD wäre das mit der Integration von PCIe in zukünftige BD Prozessoren eine logische Variante um die Kosten zu reduzieren.

Fuer mich ist APU nach wie vor eine marketing-Beschreibung seitens AMD fuer SystemOn(a)Chip http://en.wikipedia.org/wiki/System-on-a-chip und auch http://en.wikipedia.org/wiki/List_of_system-on-a-chip_suppliers

http://forum.beyond3d.com/showthread.php?t=60979

Da wo es haarig werden koennte mit dem SoC acronym ist wenn ServerOnChip ins Tageslicht kommen.

ndrs

2011-11-01, 09:13:03

Wenn du danach gehst, ist Llano keine APU.

YfOrU

2011-11-01, 09:23:31

Fuer mich ist APU nach wie vor eine marketing-Beschreibung seitens AMD fuer SystemOn(a)Chip.

Eine andere Bezeichnung als APU gibt es leider meines Wissens nach nicht und natürlich ist es ein vom Marketing geprägter Begriff.
Mir geht die Auslegung des Begriffs System On a Chip einfach etwas zu weit denn grundsätzlich sollte das eher so aussehen:
http://pandaboard.org/content/resources/references

Wenn eine zusätzliche Southbridge bzw. ein I/O Companion benötigt wird spricht man in dem Bereich eigentlich von einem Embedded Processor statt SoC: http://www.altera.com/literature/po/ss-iocompanion.pdf

Auch die Geode Reihe von Cyrix / AMD fällt eigentlich nicht mehr unter SoC. "Embedded" wird mit SoC sehr oft gleichgesetzt auch wenn es nicht zwangsläufig der Fall sein muss. Neben I/O gehört wenn man es genau nimmt bei einem SoC auch der Arbeitsspeicher mit in das Paket.

Ailuros

2011-11-02, 06:35:19

Wie gesamt ich will nicht ausschliessen dass sich die dementsprechenden Beschreibungen in absehbarer Zukunft zwangsmaessig aendern.

Wie dem auch sei stacked ram wuerde durchaus Sinn machen fuer zukuenftige Konsolen-SoCs; mich wundert lediglich dass Charlie es als "far future" bezeichnet. Ausser natuerlich er hatte im Hinterkopf dass solche Loesungen fuer PC/notebook SoCs etwas laenger brauchen werden als bei hypothetischen Konsolen.

YfOrU

2011-11-02, 09:54:50

Wie gesamt ich will nicht ausschliessen dass sich die dementsprechenden Beschreibungen in absehbarer Zukunft zwangsmaessig aendern.

Daran glaub ich in der Branche nicht mehr denn bei SoC muss man ja heute dabei sein - Emerging Market und so, die Details kannibalisiert die Marketing Abteilung ;)

Wie dem auch sei stacked ram wuerde durchaus Sinn machen fuer zukuenftige Konsolen-SoCs; mich wundert lediglich dass Charlie es als "far future" bezeichnet. Ausser natuerlich er hatte im Hinterkopf dass solche Loesungen fuer PC/notebook SoCs etwas laenger brauchen werden als bei hypothetischen Konsolen.

Wundert mich auch denn bei den 28nm Bobcats wird die FCH integriert und die zusätzliche Integration des Arbeitsspeichers wäre ein absolut logischer Schritt um die Konkurrenzfähigkeit gegenüber ARM SoCs weiter zu verbessern. Wobei es hier ja erstmal weniger um Performance geht sondern um die weitere Reduktion der Leistungsaufnahme in Kombination mit möglichst geringen Abmessungen der Systemplatine.
Wenn AMD im Tablett Bereich wirklich erfolgreich sein will muss die Hardware in die gleichen Gehäuse passen wie die ARM Varianten.

Ailuros

2011-11-03, 07:36:48

Daran glaub ich in der Branche nicht mehr denn bei SoC muss man ja heute dabei sein - Emerging Market und so, die Details kannibalisiert die Marketing Abteilung ;)

Es war eher auf die Erscheinung von ServersOn(a)Chip gezielt. In dem Fall ist dann SoC (ob system oder server) nicht mehr gut genug als Beschreibung und entweder es wird ein acronym fuer server erfunden oder SystemOnChip wird einfach umbenannt. GPU ist ja auch ein acronym dass NV zuerst benutzt hatte in der weiten Vergangenheit; heutzutage benutzt es jeder als Beschreibung einer Grafik-einheit.

Wundert mich auch denn bei den 28nm Bobcats wird die FCH integriert und die zusätzliche Integration des Arbeitsspeichers wäre ein absolut logischer Schritt um die Konkurrenzfähigkeit gegenüber ARM SoCs weiter zu verbessern. Wobei es hier ja erstmal weniger um Performance geht sondern um die weitere Reduktion der Leistungsaufnahme in Kombination mit möglichst geringen Abmessungen der Systemplatine.
Wenn AMD im Tablett Bereich wirklich erfolgreich sein will muss die Hardware in die gleichen Gehäuse passen wie die ARM Varianten.

Ehrliche Frage: seit wann benutzen embedded Designs stacked RAM? Ich hab das Ganze schlecht in Erinnerung aber ich bezweifle dass es von Anfang an benutzt wurde.

Wie dem auch sei im Vergleich zu eDRAM die komischerweise immer noch zur zukuenftigen XBox zugeschrieben wird, ist IMHO stacked RAM die insgesamt bessere Loesung.

AnarchX

2012-06-08, 10:05:35

Skysnake

2012-06-08, 10:50:46

Öh.... :biggrin:

Was ist dass denn rechts für ne CPU/APU/GPU mit dem netten kleinen weiteren Chip daneben? :biggrin:

Also ne Intel CPU wirds wohl kaum sein ;D

Sehen wir da Vishera(?)?

Wäre cool, denn dann fällt AMD bzgl. Stacked Chips usw. mit Haswell nicht zurück,auch wenn ich den kleinen Chip etwas sehr klein finde, aber so was kann man ja realtiv einfach skalieren.

AnarchX

2012-06-08, 11:04:35

Die Folie spricht von 14nm und später.

Aber seltsam, dass da zwei große Dies platziert sind.

Knuddelbearli

2012-06-08, 11:19:20

eventuell ein G34 Chip? dann ist nur noch die Frage was die 2 Kleinen sind

eventuell G34 mit IGP für CL?

disap.ed

2012-06-08, 15:12:55

Die Folie spricht von 14nm und später.

Was nicht zwangsläufig bedeutet dass das Foto auch von einem 14nm-Chip sein muss :)

Screemer

2012-06-08, 19:28:45

Auf der Folie sieht man unter 14nm auch was von net gatelänge von 25nm. Ich dachte das die fertigunsgröße die gatelänge angibt.

Coda

2012-06-08, 20:13:16

Nein, das ist die Gatebreite ;)

S940

2012-06-08, 20:25:12

Sehen wir da Vishera(?)?
Vishera ist nur Orochi Rev.C, wird also nicht anders ausschauen und schon gar nicht aus 4 Einzelchips bestehen ^^

Mein Tipp: Der ominöse Playstation4 Chip, Duo CPU (die großen Teile) und 2 ( vielleicht) GDDR5 Speicherchips.

Oder halt irgendwas mit ARM / embedded System. GloF stellt ja jetzt für Hinz und Kunz her.

Aber seltsam, dass da zwei große Dies platziert sind.Vielleicht ist es auch Gipsels Liebling: Trinity Devestator Duo :biggrin:

Oder wurde das inzwischen geklärt, für was das steht?

AnarchX

2012-10-14, 16:41:37

Ein interessantes Chip-Gebilde rechts:

http://img836.imageshack.us/img836/634/50548205.jpg (http://imageshack.us/photo/my-images/836/50548205.jpg/)

http://pc.watch.impress.co.jp/img/pcw/docs/538/870/html/15.jpg.html

http://livedoor.blogimg.jp/sag_alt/imgs/9/5/95dd2b6d.jpg
http://forum.beyond3d.com/showpost.php?p=1673140&postcount=15079

Doch nur 3 Chips.

Skysnake

2012-10-16, 10:48:18

Das die Bandbreite der "Schlüsselfaktor" ist, sollte hoffentlich inzwischen bei jedem angekommen sein -.-

Ansonsten sehr schön, das AMD auch daran arbeitet, und da auch schcon durchaus Pläne hat.

Insbesondere das unetere Bild ist interessant. Man spart sich nämlich den Interposer... Das ist wirklich interessant. Eine derartige Idee hatte ich auch schon mal kommuniziert, wobei "Compute" es da schon etwas hart trifft. Ich hätte es eher als Mischung beschrieben, wobei man eben auch schauen muss, wie groß der Anteil aus Compute und Interposer-Funktionalität dabei wird.

Gerade hatte ich es vom Speicher und APUs im GK110 Thread. Vielleicht sehen wir ja wirklich schon 2013-2015 "große" SOCs von AMD.

Ist halt wirklich schwer ab zu schätzen, wie sich AMD da in nächster Zeit entwickelt...

Gipsel

2012-10-16, 10:54:53

Insbesondere das unetere Bild ist interessant. Man spart sich nämlich den Interposer... Das ist wirklich interessant. Eine derartige Idee hatte ich auch schon mal kommuniziert, wobei "Compute" es da schon etwas hart trifft. Ich hätte es eher als Mischung beschrieben, wobei man eben auch schauen muss, wie groß der Anteil aus Compute und Interposer-Funktionalität dabei wird.Haswell GT3 wird wahrscheinlich die DRAM-Dies direkt auf den GPU-Teil des Dies stacken (CPU-Teil bleibt frei, Höhenunterschied gleicht der Heatspreader aus). Der Nachteil an der Lösung ist natürlich die Wärmeabfuhr, selbst mit teureren, extra abgedünnten DRAM-Dies.

Coda

2012-10-16, 10:59:31

Blöde Frage: Warum macht man's nicht andersrum? GPU oben, DRAM unten.

Soweit ich weiß ist DRAM da relativ unempfindlich.

robbitop

2012-10-16, 11:01:50

Ein möglicher Grund: Die GPU würde wohl viel mehr silicon vias (richtiger Ausdruck?) durch den DRAM brauchen als der DRAM durch die GPU.

Gipsel

2012-10-16, 11:03:41

Das Temperaturverhalten sollte nicht wesentlich anders sein. Das Hauptproblem ist aber eher die ganze Stromversorgung und die Signalpins, die am CPU-Die normalerweise die komplette Fläche einnehmen. Die müßte man ja mit TSV durch die DRAM-Dies leiten (und davon liegen ja normalerweise mehrere übereinander), so daß da kaum noch Platz für DRAM-Zellen wäre.

Edit: robbitop war schneller

Skysnake

2012-10-16, 11:44:58

Haswell GT3 wird wahrscheinlich die DRAM-Dies direkt auf den GPU-Teil des Dies stacken (CPU-Teil bleibt frei, Höhenunterschied gleicht der Heatspreader aus). Der Nachteil an der Lösung ist natürlich die Wärmeabfuhr, selbst mit teureren, extra abgedünnten DRAM-Dies.
Das würde ich aber schon für ziemlich "dumm" halten :ugly:

Da dann doch lieber flächig die DIEs übereinander, als so nen Ferz zu machen...

Bzgl dem Problem mit der Wärmeabfuhr, solls mit DRAM gar nicht sooo schlimm sein. Kann mich nciht genau daran erinnern, aber gab wohl mal Studien dazu, wie sich die Hitzeverteilung entwickelt, und da hat man gesehen, das durch die kleineren Treiber und die sehr vielen VIAs, eigentlich keine Hitzeprobleme mit DRAM ergeben. Nur wenn man richtige Logik wie bei CPU/GPU übereinander packt, gibts wohl das Hitzeproblem.

Blöde Frage: Warum macht man's nicht andersrum? GPU oben, DRAM unten.

Soweit ich weiß ist DRAM da relativ unempfindlich.
Wurde ja schon angesprochen, ich will aber nochmal darauf eingehen. Du musst ja die ganzen Pins der CPU/GPU nach außen führen. Dafür musst du also mit allen Pins durch alle Lagen durch den DRAM. Da bleibt dann nicht mehr viel übrig. Zudem werdne die Signalleitung länger, man muss also eventuell mit Grounds abschirmen, weil man da micht recht hohen Taktraten durch jagt, und auch noch die Stromversorgung ganz durch führenmuss...

Gerade den Punkt darf man nicht vergessen. Du willst nicht wirklich die ganzen STrompins durch deinen kompletten Stack legen müssen.... Das stelle ich mir als absoluten Horrortrip für die Signalintegrität dar :ugly:
Deswegen willst du den Part mit dem größten Stromverbrauch und dem größten Pinout auch nach ganz unten legen :wink::biggrin:

Macht einfach Sinn

Gipsel

2012-10-16, 13:44:45

Bzgl dem Problem mit der Wärmeabfuhr, solls mit DRAM gar nicht sooo schlimm sein. Kann mich nciht genau daran erinnern, aber gab wohl mal Studien dazu, wie sich die Hitzeverteilung entwickelt, und da hat man gesehen, das durch die kleineren Treiber und die sehr vielen VIAs, eigentlich keine Hitzeprobleme mit DRAM ergeben. Nur wenn man richtige Logik wie bei CPU/GPU übereinander packt, gibts wohl das Hitzeproblem.Die Abwärme von der Logik muß durch die DRAM-Dies. Das ist schlicht ein zusätzlicher Wärmewiderstand. Man muß also die Temperatur an der Oberfläche der DRAM-Dies tiefer halten (besserer Kühler => höhere Kosten bzw. in Notebooks ein Platzproblem), um eine identische T_junction auf dem Logik-Die zu halten. Deswegen wird das bisher hauptsächlich für SOCs mit Verbräuchen unter 5W favorisiert. Blockierst/behinderst Du die Wärmeabfuhr z.B. bei einer GPU mit an die 1 W/mm² Wärmeabgabe, die sowieso schon (ohne DRAM-Dies obendrauf) bei 90°C+ läuft, wird das schlicht nicht mehr funktionieren (weil die GPU dann bei über 100°C landet). Und viele CPUs sind nur für ~70°C spezifiziert. Siehst Du das Problem?
Zudem kann der CPU-Teilvon Haswell ja gar nicht direkt auf den stacked DRAM zugreifen. Belegt man also das komplette CPU-Die mit DRAM, benötigt man zum einen mehr DRAM-Dies und muß zusätzlich die Speicheranbindung vom GPU-Teil noch über das komplette CPU-Die routen (statt die TSVs nur dort zu haben, wo die Daten wirklich gebraucht werden). Intel wird sich schon etwas dabei gedacht haben (und billiger als 2.5D-Lösung ist es auch, weil man den Interposer spart).

Skysnake

2012-10-16, 15:21:03

Gipsel

2012-10-16, 15:35:20

Silizium hat ne Wärmeleitfähigkeit von 150W/(m*K) Kupfer von 400W/(m*K) Das ist schon ganz ordentlich. Das ist auch nicht so weit weg von den 235W/(m*K) von Alu. Von daher würde ich schon gleich dicke DIEs erwarten, ohne Stufen. Das macht einfach keinen Sinn.

Du musst aber bedenken, das man keine Lücke hat, sondern eine verschmolzene Verbindung. Das kannste nicht mit dem Übergang zwischen DIE<->Heatspreader<->Kühler vergleichen.Nicht so ganz. Die Dies sind ja erstmal nur über die absolut mickrigen TSVs-Bumps (und die sind nicht aus Kupfer ;)) verbunden. Der Wärmeübergang zwischen den gestackten Dies ist also erstmal ziemlich mies, weil eben gerade kein flächiger Kontakt da ist. IBM hat das deswegen ja wie eine Offenbarung gefeiert, daß sie es geschafft haben, irgendein halbwegs wärmeleitendes (aber natürlich noch elektrisch isolierendes) Füllmaterial zwischen die Dies zu packen (damit meine ich nicht den normalen "Underfill", der nur zur mechanischen Stabilisierung da ist, aber bei dem es auch Probleme bei der Verteilung duch sehr kleine [wir reden hier von 40µm und kleiner] TSVs gibt). Aber ob das schon serienreif ist, wage ich noch zu bezweifeln.

Edit:
Nur mal so ein paar Zahlen:
Die TSVs haben typischerweise nur 20µm Durchmesser (man will die ja möglichst klein machen) und die Bumps untendrunter sind kleiner als 50µm (je nach TSV-Größe, können auch <30µm sein). Die Wärmeleitfähigkeit des Lots an den TSV-Bumps beträgt typischerweise ~50 W/mK, die des Underfills zwischen den Dies (macht 95%+ der Fläche aus) nur 0,3 bis 0,4 W/mK. Das ist locker eine Größenordnung schlechter als jede Wärmeleitpaste (die gehen bis knapp 10 W/mK), aber in etwa genau so dick (20µm). Und in einem DRAM-Stack hat man das ja gleich noch mehrfach.