Diskussion zu: Blockdiagramme zu nVidias Echolon-Architektur für das ExaScale-Projekt

[Leonidas]

Link zur News:
http://www.3dcenter.org/news/blockdiagramme-zu-nvidias-echelon-architektur-fuer-das-exascale-projekt

[Gipsel]

Die Folien stammen übrigens aus einem Vortrag, der hier im Forum (http://www.forum-3dcenter.org/vbulletin/showthread.php?p=9116949#post9116949) bereits verlinkt wurde. Da kann man dann auch gleich hören, was da so alles zu gesagt wird.

Die Abbildung 2 ist übrigens ein Block-Diagramm einer Alpha-CPU und wurde nur benutzt, um die Unterschiede zu einer GPU herauszustellen.

Und das Ding heißt Echelon, nicht Echolon.

Es gibt 256 SMs mit jeweils 8 Lanes. In jeder Lane können 2 DP-FMAs ausgeführt werden (oder 4 SP-FMAs?). Es gibt also 2048 Lanes, was insgesamt 8192 DP-Flops pro Takt Peakleistung bedeutet. Für die 20 TFlop/s muß das Ding also mit 2,4 GHz laufen. Gegenüber einer ersten Darstellung seitens nVidia wurde die Anzahl der SMs verdoppelt, dafür macht eine Lane in einem SM jetzt nur noch 2 FMAs statt zuerst 4 (und es sitzt nur noch eine L/S-Einheit drin statt zwei). Da sieht man also sehr deutlich, daß das alles noch nicht spruchreif und erst Projektionen sind (ist ja auch kein Wunder bei einer Planung für 2018+).

[Leonidas]

Danke für die Anmerkungen, den Vortrag werde ich auf jeden Fall noch verlinken.