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Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: GPGPU-Beschleuniger AMD FirePro S10000 und nVidia Tesla K20/K20X ...

Leonidas
2012-11-12, 19:45:45
Link zur News:
http://www.3dcenter.org/news/gpgpu-beschleuniger-amd-firepro-s10000-und-nvidia-tesla-k20k20x-vorgestellt
y33H@
2012-11-12, 19:57:06
Das NDA für Xeon Phi ist noch nicht gefallen, daher keine detaillierten Specs. Meines Wissens sind 61 das Limit, der 62ste dient als Scheduler.
Ronny145
2012-11-12, 19:59:23
Xeon Phi hat bis zu 8GB GDDR5 verbaut.
y33H@
2012-11-12, 20:12:30
Zumindest die 5110P und die SE, ja.
Leonidas
2012-11-12, 20:32:26
Die 60 Stück samt 6 GB sind so aus USA gemeldet wurden. Taktrate und DP-Power passen auch dazu.
y33H@
2012-11-12, 20:44:23
Ist trotzdem falsch, zumindest die sechs GiByte - es sind acht. Genaue Specs kommen mit NDA-Fall, bei Intel ist aber zumindest der Product Brief schon online.

http://www.intel.sg/content/dam/www/public/us/en/documents/solution-briefs/high-performance-xeon-phi-coprocessor-brief-2.pdf
Ronny145
2012-11-12, 21:00:11
Also wenn es Intel so meldet, sollte man davon mal ausgehen dürfen.

http://s14.directupload.net/images/121112/uvqw8lu3.png
ftp://download.intel.com/newsroom/kits/xeon/phi/pdfs/Intel-Xeon-Phi_Factsheet.pdf
Leonidas
2012-11-13, 06:45:57
Danke euch beiden, ich korrigiere.
Ronny145
2012-11-13, 16:53:25
Die Preise müssten ausgebessert oder eingetragen werden: http://pics.computerbase.de/4/5/4/0/0/4.png
Gipsel
2012-11-13, 18:23:42
Die Angaben zum ECC stimmen nicht so ganz. Die FirePro S7000 (mit Pitcairn) unterstützt kein ECC, das können nur die Tahitis.
Und beim Tesla K10 mit den GK104-Chips sollte man vielleicht erwähnen, daß man zwar offiziell ECC auf dem GDDR5 unterstützt, aber dem GK104 ECC-Schutz (bzw. Parity bei read-only Caches) aller internen SRAMs fehlt. Das ist also längst nicht so viel wert (weil SRAM im Verhältnis zu DRAM bei den heutigen Strukturgrößen relativ anfällig für bit flips ist) wie bei GK110 und Tahiti, die beide auch alle internen SRAMs schützen. Der übergroße Anteil der soft errors bei hoch getaktetem GDDR5-RAM wird ja von Noise bei der Übertragung verursacht, nicht durch Flips einzelner Bits im DRAM selber. Deswegen unterstützen schon die Consumervarianten EDC, was die Übertragungsfehler erkennt (Speicherchip rechnet CRC-Checksumme aus und sendet die mit, Speichercontroller rechnet ebenfalls Checksumme aus und vergleicht die mit der übertragenen; beim Schreiben in den Speicher passiert fast das Gleiche, nur das der Speicherchip die Checksumme an den Controller zum Vergleich zurücksendet, es ist also immer der Controller für den Vergleich zuständig) und wenn notwendig durch Neuanforderung umgeht.
Leonidas
2012-11-13, 23:05:42
Beides gefixt.