Diskussion zu: AMD Kabini: Neue Informationen zu Chipfläche, Shader-Einheiten ...

[Leonidas]

Link zur News:
http://www.3dcenter.org/news/amd-kabini-neue-informationen-zu-chipflaeche-shader-einheiten-speicherinterface

[Ronny145]

Woher kommt das DualChannel? Die xtreview News hat sich als Ente rausgestellt.

[OBrian]

128 GCN-Shader mit wahrscheinlich mehr Takt wären aber leistungsmäßig schon ca. das dreifache von 80 VLIW5-Shadern. Und die CPU mit doppelter Kernanzahl, 15% beserer IPC und wahrscheinlich auch ein paar MHz mehr hat ja auch eine verdoppelte Leistung. Das reicht doch erstmal für den Nachfolger des bisher erfolgreichsten AMD-Chips überhaupt. Immerhin soll der Chip ja den unteren Leistungsbereich von 4,5 bis 25W beackern und nicht im 65-100W-Bereich Kaveri das Wasser abgraben.

DualChannel-RAM halte ich durchaus für plausibel, es kann dann aber gut sein, daß die kleinen Abwandlungen, d.h. teildeaktiviert und geringerer Takt, für Tablets usw. mit einem Channel auskommen. Das sollte da auch reichen und es ist weniger Verdrahtungsaufwand.

[S940]

DualChannel-RAM halte ich durchaus für plausibel, es kann dann aber gut sein, daß die kleinen Abwandlungen, d.h. teildeaktiviert und geringerer Takt, für Tablets usw. mit einem Channel auskommen. Das sollte da auch reichen und es ist weniger Verdrahtungsaufwand.
Kabini hat 770 Pins, Ontario hatte 413. Einerseits ne ziemlich Steigerung, andrerseits braucht es ne Menge Kontakte für die Southbridgefunktionen. USB/Sata/etc. pp.

Glaube kaum, dass da dann noch für dual channel Platz wäre, ein DDR3-Modul hat ja 240 pins, dann entspricht Pi*Daumen sicherlich auch der benötigten Pin-Anzahl am Prozessor.

Gewissheit hätte man mit ner Info wieviel Pins die FCHs haben, hab auf die Schnelle aber nichts gefunden.

[Ravenhearth]

Bisher bin ich von Single-Channel und 2 CUs ausgegangen. Angesichts dessen, dass AMD die Mars-GPU mit 384 SPs in nur etwa 76mm² unterbringt, scheint die Chipfläche von Kabini relativ groß zu sein. Vielleicht sinds ja doch DC und/oder 3-4 CUs. Oder die Chipsatzfunktionen nehmen so viel Die-Fläche ein, aber eigentlich ist das unwahrscheinlich.

[time_me]

Der A50M hat soweit ich weiß eine Fläche von 35mm², ist aber auch noch in 65nm gefertigt, d.h. in 28nm und mit der ein oder anderen Anpassung / Einsparung durch die Kombination auf einem DIE sollte die benötigte Fläche nicht allzu groß sein.

[Gast]

Eine Verständnisfrage: Wenn der Chipsize, wie auf dem Photo zu sehen, 111mm^2 ist, wie kommt man dann auf die merkwürdige Idee, dass der Die (innerhalb des chips) auch so gross ist? Mit Sicherheit ist doch der Die mit einem "Sicherheitsrand" in den Chip eingegossen, und zählt man die Pad-area (die Goldkontakte entlang dem Rand des Dies für den Bonder) jetzt auch zum "brauchbaren Teil" eines Dies? Bei einem Chipsize von 111mm^2 sollte meiner Schätzung nach der "brauchbare Teil" des Dies deutlich kleiner sein...

[AnarchX]

Üblicherweise konnte man bei dem messbaren Die immer 0,5mm² pro Kantenlänge abrechnen, sodass man hier wohl bei einer offiziellen Angabe eher um 100mm² liegt.

[Elkinator]

AMD muß trotzdem den randbereich zahlen, also passt es da sman die volle größe angibt.

[y33H@]

AMD hat zwei CUs bestätigt, Dualchannel wäre mir neu.

Ab ca 08:00:

http://www.engadget.com/2013/01/10/amd-interview/

[Milchkanne]

Haut nicht auch der Cache ordentlich bei der Chipsize rein? Der wurde immerhin vervierfacht und wird normalerweise nicht unter den Kernen mitgerechnet.

[S940]

Haut nicht auch der Cache ordentlich bei der Chipsize rein? Der wurde immerhin vervierfacht und wird normalerweise nicht unter den Kernen mitgerechnet.Man kennt die Größe eines Quad-Modules samt Cache:
http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?id=1361406159

[Gipsel]

Kabini hat 770 Pins, Ontario hatte 413. Einerseits ne ziemlich Steigerung, andrerseits braucht es ne Menge Kontakte für die Southbridgefunktionen. USB/Sata/etc. pp.
Glaube kaum, dass da dann noch für dual channel Platz wäre, ein DDR3-Modul hat ja 240 pins, dann entspricht Pi*Daumen sicherlich auch der benötigten Pin-Anzahl am Prozessor.
Wenn ich mich nicht verzählt habe (in den Specs für ein 204 Pin DDR3 SO-DIMM Modul mit 2 GB), benötigt man für einen 64Bit DDR3 Speicherkanal an der CPU minimal 125 Pins (für größere noch ein oder zwei Pins mehr, um die entsprechend adressieren zu können, die Anzahl der benötigten Adresspins steigt mit der Größe der Module, mit 128 Pins wären 16 GB Module adressierbar). Das, was das Speichermodul mehr hat, sind Stromversorgung und Masse-Pins (und ein paar wenige unbelegte), die nicht an der CPU enden.

Mal so zum Vergleich: Erinnert sich noch jemand an den Sockel 754 (single channel) und 939/940 (dual channel)? Die späteren Mobilvarianten kamen mit Sockel S1, der dual channel konnte, aber nur noch 638 Pins besaß.

Edit:
Und gerade mal geschaut, Kabini hat offenbar nur ein PCIe x4 Interface (steht so seit dem 18.01.2013 auf der "Integrators List" der PCI special interest group (http://www.pcisig.com/developers/compliance_program/integrators_list/pcie_2.0/)), der S1 hatte ja ein volles x16 HT-Interface (78 Pins, mit Power und Ground 103 Pins, x4 HT benötigt 26/34 Pins), PCI-Express liegt im Prinzip recht ähnlich (79 reine Daten-Pins bei x16, mehr Power+Ground als bei HT, da ja 75W über den Slot gehen können, die enden aber auch nicht an der CPU, x4 benötigt 29 reine Daten-Pins). Da spart man also ~50 Pins oder so. USB 2.0 benötigt genau 2 Daten-Pins pro Port (USB3.0 allerdings wohl insgesamt 6/7), SATA auch nur 4. Selbst wenn man da noch jeweils ein paar ground Pins zwischen die Interfaces setzt, so viel kommt da gar nicht zusammen. Bei den Display-Outputs übrigens auch nicht (Displayport erfordert 10 Datenpins). Das ist der Vorteil von den heutigen seriellen Interfaces verglichen mit den alten parallelen. Dafür nehmen die PHYs auf dem Die z.T. doch erheblich Platz ein, um die hochfrequenten Signale zuverlässig über die Verbindung zu treiben.

[Leonidas]

Sehr seltsame Geschichte:

Für 3 CUs + DC sprechen:
Die-Size
Anzahl der Pins

Gegen 3 CUs + DC sprechen:
AMD-Aussagen

Wie soll man sich da entscheiden?

[Gipsel]

Drei CUs? Wo kommen denn jetzt die drei her?

[Leonidas]

Reine Überlegung, was AMD gemacht haben könnte. Ich schätze 3-4, technisch gesehen passt noch mehr hinein, was aber dann langsam unrealistisch wird.

[y33H@]

AMDs John Taylor sagt zwei CUs.

[Leonidas]

Vielleicht meint er, das Temash zwei aktive CUs hat? AMD spricht ja nie über die Chips als solches, sondern immer nur über die daraus geschnittenen Consumerprodukte.