Mill - revolutionäre neue Prozessorarchitektur

[john carmack]

http://www.golem.de/news/cpu-architektur-startup-will-mit-mill-prozessorarchitektur-revolutionieren-1405-106736.html

"CPU-Architektur: Startup will mit "Mill" Prozessorarchitektur revolutionieren

Seit Monaten hält Ivan Godard im Silicon Valley Vorträge zu einer angeblich revolutionären CPU-Architektur, die irgendwo zwischen VLIW, GPU und RISC angesiedelt ist. Nun gibt es eine erste Vorführung als Simulation und wohl auch erste Investoren..."

[Terrarist]

Sehr interessant, soll wohl für AI und andere speicherhungrige Tasks optimiert sein.

http://www.youtube.com/watch?v=DeM-YJo3weY

http://www.youtube.com/watch?v=LgLNyMAi-0I

Cooler Opa, quasi gandalfesque dieser Ivan :biggrin:

[mboeller]

google:

http://millcomputing.com/docs/

http://www.eetimes.com/author.asp?section_id=36&doc_id=1320128

das hier hört sich ziemlich unglaublich an:

The Mill has a 10x single-thread power/performance gain over conventional out-of-order superscalar architectures, yet runs the same programs, without rewrite

[ShadowXX]

google:

http://millcomputing.com/docs/

http://www.eetimes.com/author.asp?section_id=36&doc_id=1320128

das hier hört sich ziemlich unglaublich an:
Ja eben...viel zu gut. Deshalb ist wahrscheinlich nichts dran bzw. dieses "10x" beszieht sich auf irgendeinen sehr speziellen Spezialfall.

[john carmack]

google:

http://millcomputing.com/docs/

http://www.eetimes.com/author.asp?section_id=36&doc_id=1320128

das hier hört sich ziemlich unglaublich an:

"Darin stellt er eine nach Einschätzung unter anderem von EEtimes "revolutionäre neue CPU" vor, die es aber bisher nur als Simulation gibt." :D

[ndrs]

"Darin stellt er eine nach Einschätzung unter anderem von EEtimes "revolutionäre neue CPU" vor, die es aber bisher nur als Simulation gibt." :D
Ist doch ganz logisch. Niemand gießt ein Konzept in echtes Silizium. Das gibt's erst kurz vor Serienfertigung.

[Simon]

Ist doch ganz logisch. Niemand gießt ein Konzept in echtes Silizium. Das gibt's erst kurz vor Serienfertigung.
Wenn das Konzept so gut ist, kann man auch erstmal einen FPGA hernehmen und damit echte Zahlen vorlegen. Damit wird es sicherlich auch leichter, Investoren zu finden.

[Coda]

Die Ideen sind schon einmal in sich stimmig und dass sie an sich neu sind stimmt soweit ich weiß auch.

Es könnte auch sein, dass es tatsächlich schneller ist, aber man müsste es wirklich mal mit echtem Silizium überprüfen.

Was auf jeden Fall ein Problem ist, wenn ich das richtig verstanden habe, ist dass die Latenz der Instructions fest sind und vom Compiler sie wissen muss um überhaupt ein funktionierendes Programm zu erzeugen. Das heißt wenn man Abwärtskompatibilität zu älteren Chips haben will gehört das zur ISA und darf sich nie ändern.

[ndrs]

Wenn das Konzept so gut ist, kann man auch erstmal einen FPGA hernehmen und damit echte Zahlen vorlegen. Damit wird es sicherlich auch leichter, Investoren zu finden.
Ja, FPGA wollte ich ebenfalls mit dem Begriff Simulation abdecken. :)

Btw: reicht für sowas eigentlich EIN FPGA?

[Coda]

Ein Virtex 7 ist von der Größenordnung ungefähr das selbe wie ein Chip mit 20 Mio Transistoren. Also sowas wie ein K7/Pentium III mit Cache.

Das ist für einen Proof-Of-Concept-Chip definitiv ausreichend würde ich behaupten.

[Timbaloo]

Was auf jeden Fall ein Problem ist, wenn ich das richtig verstanden habe, ist dass die Latenz der Instructions fest sind und vom Compiler sie wissen muss um überhaupt ein funktionierendes Programm zu erzeugen. Das heißt wenn man Abwärtskompatibilität zu älteren Chips haben will gehört das zur ISA und darf sich nie ändern.
Wenn man nicht neu kompilieren kann oder will. Schreit nach JIT oder halt nach nicht klassischer Otto-Normal-SW.

[Tesseract]

Was auf jeden Fall ein Problem ist, wenn ich das richtig verstanden habe, ist dass die Latenz der Instructions fest sind und vom Compiler sie wissen muss um überhaupt ein funktionierendes Programm zu erzeugen. Das heißt wenn man Abwärtskompatibilität zu älteren Chips haben will gehört das zur ISA und darf sich nie ändern.
wird das nicht bei den ganzen basisinstruktionen sowieso der fall sein? ist ja alles relativ zur ALU.

[mboeller]

habe ich das richtig gelesen (im specification.04.shown_.pptx) das die Mill-CPU's intern C++ direkt verarbeiten?

[Coda]

wird das nicht bei den ganzen basisinstruktionen sowieso der fall sein? ist ja alles relativ zur ALU.
Was meinst du? Meine Aussage war, dass das bei allem anderen derzeit nicht der Fall ist.

[Coda]

habe ich das richtig gelesen (im specification.04.shown_.pptx) das die Mill-CPU's intern C++ direkt verarbeiten?
Hast du falsch gelesen.

[Tesseract]

Was meinst du? Meine Aussage war, dass das bei allem anderen derzeit nicht der Fall ist.

ich meine wenn z.B. mult das doppelte von add braucht könnte man zwar theoretisch nie eine mult implementieren, die genau so schnell ist, aber aufgrund der unterschiedlichen komplexität der berechnung wird das in der praxis wahrscheinlich sowieso nicht passieren, oder verstehe ich da gerade was falsch?

[ndrs]

Ja, so habe ich Coda auch verstanden (auch wenn sein Satz grammatikalisch nicht ganz korrekt ist :) ) Man müsste dann wohl für den "getunten mul" neu kompilieren oder ein Flag einbauen, wodurch die Daten für die fehlende Zeit kurz "geparkt" werden. In letzterem Fall würden alte Programme natürlich nicht von der Performance-Verbesserung profitieren.

[Coda]

ich meine wenn z.B. mult das doppelte von add braucht könnte man zwar theoretisch nie eine mult implementieren, die genau so schnell ist, aber aufgrund der unterschiedlichen komplexität der berechnung wird das in der praxis wahrscheinlich sowieso nicht passieren, oder verstehe ich da gerade was falsch?
Latenzen von Instructions können sich durchaus stark ändern in unterschiedlichen Prozessorgenerationen.