Diskussion zu: Intels Skylake-Architektur kommt mit DDR3/DDR4 Kombi-Speicherinterface

[Leonidas]

Link zur News:
http://www.3dcenter.org/news/intels-skylake-architektur-kommt-mit-ddr3ddr4-kombi-speicherinterface

[Lowkey]

Zwischen DDR3-1600 mit 1.25v und DDR3-2400 mit 1.65v findet man im IDLE kaum einen Unterschied, da viele neuere Module irgendwelche Stromsparmechanismen mitbringen. Dafür ist der Unterschied unter Last deutlich meßbar. Demnach wird DDR4 bei gleichem Takt weniger Spannung als DDR3 benötigen und unter Last dementsprechend weniger Strom verbraten. Wenn der Preis noch stimmt wird sich DDR4 relativ schnell durchsetzen.

[Elkinator]

also eine eigene maske für DDR3 und DDR4 stand nie zur diskussion, das mit dem kombicontroller war von anfang an klar!

der fertigungsvorteil wird etwas überbewertet, bis 14inm (16,5nm*) läuft, könnten SamSemi und GF schon die FinFET fertigung aufgenommen haben.

*The Intel Nanometer - Lies
1 Intel-Nanometer = 1,182 Nanometer!
http://forums.anandtech.com/showthread.php?t=2312373

[Happo]

Ob das nun 22nm oder 26nm sind, das ist nicht sonderlich relevant. Entscheidend ist der Vergleich mit den anderen Fertigern und dabei passt die Angabe von Intel schon in etwa. 22nm von Intel liegt deutlich näher an 20nm von TSMC als an 28nm von TSMC.


I’ll repeat some useful numbers I’ve given before at our events. As can be seen for SRAM the Intel 22nm is almost but not quite twice as dense as their 32nm process, whilst TSMC and GF processes fit in roughly to the Intel densities as given by the names of their nodes.

Once upon a time half the metal M1 pitch defined the node but in recent years metal pitch reduction has not kept pace with other features so fabs have tended to reference the node as the ratio to the density of SRAM at 65 or 90nm.
Certainly there is a LOT of market BS taking place as well (Intel included) but in reality Intel does lead the way in density at least.

Of course SRAM density isn’t everything but with BEOL limited by the desire to stay with single patterning, for logic the metal routing now begins to dominate over transistor size.

The drawn gate length is not really a relevant measure any more and in any case has never been the official definition of the node. It is generally used to set the performance of the transistor, shorter is faster whilst longer is slower but less leakage. The move to FinFETs allowed the performance and density of the next node to be achieved without going to shorter gate lengths which would have excessive leakage.

The additional complication of FD-SOI as a competing process technology will prove interesting. Despite the hype, FD-SOI SRAM densities won’t match the densest FinFET SRAMs at the same node, but leakage will be noticeably better, causing a definite process branch applicable to numerous applications.


The stats are :

SRAMs
(HP and special low power versions are larger for all fabs)

Intel 45nm SRAM cell – 0.346um^2
Intel 32nm SRAM cell – 0.171um^2
Intel 22nm SRAM cell – 0.092um^2

TSMC 40nm SRAM cell – 0.290um^2
TSMC 28nm SRAM cell – 0.127um^2
TSMC 20nm SRAM cell – 0.090um^2

GF 28nm SRAM cell – 0.120um^2

ST 28nm FD-SOI SRAM cell – 0.120um^2 (this is believed to be the version with no back-gate and uncompetitive leakage – 0.152um^2 for back-gate and lowest power/leakage but of course LP versions of other processes are also larger)


Metal pitch
(once upon a time half this was the node size but as can be seen the transistors have shrunk a lot more than the metal)

Intel 22nm metal pitch – 64nm
Intel 14nm metal pitch – 48nm

TSMC 28nm metal pitch – 64nm
TSMC 20nm metal pitch – 64nm

GF 14nm metal pitch – 48nm (predicted)


Contacted gate pitch
(this is a key dimension in that it is no point making transistor gates shorter unless you can reduce this number to match)

Intel 32nm contacted gate pitch – 112nm
Intel 22nm contacted gate pitch – 90nm (80nm with special processing)
Intel 14nm contacted gate pitch – unknown

TSMC 40nm contacted gate pitch – 160nm
TSMC 28nm contacted gate pitch – 118nm
TSMC 20nm contacted gate pitch – unknown
TSMC 14nm contacted gate pitch – unknown

GF 28nm contacted gate pitch – 113nm
GF 20nm contacted gate pitch – 80nm
GF 14nm contacted gate pitch – not relevant as BEOL is stated as being the same as 20nm. However this may change in due course.


I hope this helps

Mike Bryant

[Elkinator]

und trotzdem ist es unsinn bei "14nm" von einem fertigungsvorteil zu sprechen, bis jetzt gibt es noch keine produkte mit dem prozess.

da sollte man zumindest mal abwarten und nicht vorschnell ein urteil über ungelegte eier fällen...

[mrck]

DDR3+DDR4 ist schon etwas länger bekannt, kürzlich gab es dazu eine Folie. Unklar ist nur das DDR3L. Ohne Fehler kommt Leonidas auch hier nicht aus, U und Y vertauscht. Skylake-H mit 12W und 35W ist auch Quark.

[Konami]

DDR3+DDR4 ist schon etwas länger bekannt, kürzlich gab es dazu eine Folie. Unklar ist nur das DDR3L. Ohne Fehler kommt Leonidas auch hier nicht aus, U und Y vertauscht. Skylake-H mit 12W und 35W ist auch Quark.
Hmm, 1 und 2 liegen auf dem Numpad direkt unter 4 und 5. Komischer Zufall. ;)
Diese unkorrigierten Schlampigkeitsfehler jedes Mal sind schon langsam ein Markenzeichen.

[Leonidas]

also eine eigene maske für DDR3 und DDR4 stand nie zur diskussion, das mit dem kombicontroller war von anfang an klar!



Es gab noch eine dritte Option: 4C wird mit nur DDR4 aufgelegt, 2C mit nur DDR3. Das wäre ohne Kombi-Interface, aber hätte trotzdem verschiedene Preisbereiche direkt angesprochen. Laut den vorliegenden Daten hat sich Intel aber für höchstmögliche Flexibilität entschieden.




Ohne Fehler kommt Leonidas auch hier nicht aus, U und Y vertauscht. Skylake-H mit 12W und 35W ist auch Quark.


Sorry. Gefixt.