Diskussion zum Artikel "Neue Details zum Prescott"

[Leonidas]

Hier isser. (http://www.3dcenter.org/artikel/2003/02-21.php)

[titus]

Vorausgesetzt man besitzt das passende Mainboard mit dem "Fritz"-Chip sowie das "richtige" Betriebssystem, hat man mit dem Prescott ein TCPA-konformes System.

Hoffentlich wird es auch den Core ohne La Grande geben, sonst ist es "grande skandale" ;)

[Unregistered]

Da hat Intel endlich mal am P4 gewerkelt,
ich mag den P4 nicht und strechel deswgen lieber meinen PIII-S

[Kakarot]

Netter Artikel!!!

Siehe auch: Springdale, Canterwood Specs! (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&postid=712074#post712074)

tja, war wohl schneller!!! ;D ;D ;D

zu LaGrande:Klick!!! (http://www.forum-3dcenter.org/vbulletin/showthread.php?s=&threadid=56285)

[Leonidas]

Originally posted by titus
Vorausgesetzt man besitzt das passende Mainboard mit dem "Fritz"-Chip sowie das "richtige" Betriebssystem, hat man mit dem Prescott ein TCPA-konformes System.

Hoffentlich wird es auch den Core ohne La Grande geben, sonst ist es "grande skandale" ;)


Ich hab inzwischen dazu was älteres gefunden, werde ich wohl morgen in den News als Nachtrag zu diesem Artikel auswerten.

[Kakarot]

Originally posted by titus
Vorausgesetzt man besitzt das passende Mainboard mit dem "Fritz"-Chip sowie das "richtige" Betriebssystem, hat man mit dem Prescott ein TCPA-konformes System.

Hoffentlich wird es auch den Core ohne La Grande geben, sonst ist es "grande skandale" ;)

Bisher ist nur klar, dass LaGrande nur in Verbindung mit einem entsprechend ausgestatteten Mainboard (mit Trusted Platform Module TPM und Spezial-BIOS) TCPA-konform sein wird.

Zitat, von Heise!

[Kakarot]

One feature Prescott won't have, though, is LaGrande, a technology to prevent outsiders from snooping on hard drives. At the last Developer Forum, Intel President Paul Otellini said that Prescott would come with LaGrande. Executives are now saying, however, that the circuitry to enable LaGrande will be in the chip, but will only be activated in future versions, possibly two to three years from now.

[Muh-sagt-die-Kuh]

Aus dem Artikel
Schön wäre es, wenn im Prescott auch einige andere der schon seit den Pentium 4 Anfangstagen bemängelten Schwächen im Design behoben würden, welche die Architektur doch einiges an Leistung kosten.
Diesen Absatz würde ich schleunigst aus dem Artikel streichen, der verlinkte Artikel hat diverse üble Fehler (besonders der Absatz "Unterauslastung")....wenn man einen Artikel über eine CPU Architektur schreibt, sollte man wenigstens wissen, welche Auswirkung die Länge der Pipeline auf die erreichbare Taktfrequenz hat...

[Desti]

http://www.chip-architect.com/news/2003_03_06_Looking_at_Intels_Prescott.html

[Leonidas]

Originally posted by Muh-sagt-die-Kuh
wenn man einen Artikel über eine CPU Architektur schreibt, sollte man wenigstens wissen, welche Auswirkung die Länge der Pipeline auf die erreichbare Taktfrequenz hat



Du wirst erstaunt sein, daß so zu hören: Doch bis auf Pseudo-Antworten, welche nur neue noch größere Fragen aufwerfen, habe ich auf diese Frage bisher noch nirgends eine plausible Antwort gelesen. Und das obwohl ich intensiv gesucht habe.

Ich bin gespannt, ob Du dieses Rätsel auflösen kannst.

[Leonidas]

Originally posted by Leonidas
Doch bis auf Pseudo-Antworten,



... ist gleich:
Längere Pipeline = mehr Taktfrequenz möglich. Warum das so ist, darüber schweigen sich die Korophäen von Heise bis AnandTech komplett aus. Manchmal kommt es mir so vor, als wüsten die das selber nicht und würde dies einfach als feststehende Regel betrachten. Für mich unakzeptabel, ich will (neben meinen Theorien zum Thema) den exakten, logisch nachvollziehbaren Grund wissen.

[Demirug]

Digitaltechnik mal wieder.

Zu erst einmal Intel hat recht. Mehr Stages ergibt einen höhre erreichbare Taktfrequenz. Kommen wir nun zum Grund dafür.

Transitoren schalten nicht unendlich schnell. Die maximale Schaltzeit hängt dabei von der der benutzten Processtechnik ab. Um nun ein Ergebniss zu erreichen muss ein Signal vom Anfang der Schaltung zu ende durch mehrer Transitoren laufen. Die maximale Signallaufzeit ergibt sich dabei aus der maximalen Anzahl der Transitoren die vom Anfang bis zum Ende durchlaufen werden müssen multipliziert mit der maximalen Schaltzeit eines Transitors.

Überlicherweise teilt man diese Zeit in 3 Teile auf.

tclk2q = Zeit zum laden der Eingangsregister
tpd = Zeit für die eigentlich logik
tsu = Zeit zum speichern des Ergebniss in die Ausgangsregister

Die maximal ereichbare Taktfrequenz einer Schaltung is 1/(tclk2q+tpd+tsu)

An tclk2q und tsu kann man nicht viel drehen und im Verhältniss zu tpd sind diese auch bei komplexen Schaltungen sehr klein. Will man also die maximale Taktfrequenz erhöhen muss man tpd kleiner bekommen. Am einfachsten geht das in dem man die Logik gleichmässig auf mehrer Stages aufteilt. Dabei reduziert sich die Signallaufzeit für eine Stage auf den entsprechenden Teil der Gesamtlaufzeit. Die Formel lautet dann:

1/(tclk2q+tpd/stages+tsu)

was wie man einfach feststellen kann mit steigender Anzahl der Stages einen immer grösseren Wert ergibt. Aufgrund von tclk2q und tsu steigt die maximale Taktrate aber nicht linear zur Anzahl der Stages und es gibt auch begrenzungen für die maximale Anzahl (tclk2q >= tpd/stages und tsu >= tpd/stages).

Das aufteilen auf mehrer stages hat auch noch den vorteil das man einen Stage funktional verdoppeln kann und dann nur mit der halben Taktfrequenz laufen läst. Aber das ist ein anderer Trick zum vermeiden von Hotspots in der Digitaltechnik.

Ich hoffe es war einigermassen verständlich.

[mirp]

Originally posted by Leonidas

... ist gleich:
Längere Pipeline = mehr Taktfrequenz möglich. Warum das so ist, darüber schweigen sich die Korophäen von Heise bis AnandTech komplett aus. Manchmal kommt es mir so vor, als wüsten die das selber nicht und würde dies einfach als feststehende Regel betrachten. Für mich unakzeptabel, ich will (neben meinen Theorien zum Thema) den exakten, logisch nachvollziehbaren Grund wissen. Das hatten wir mal in irgendeiner Vorlesung. Da ich es aber nicht mehr genau zusammenbringe, habe ich mal ein bisschen gesucht und dabei dies gefunden:

http://www.euro.dell.com/countries/eu/enu/gen/topics/vectors_2000-pentium4.htm

Why Can Longer Pipelines Achieve Higher Frequencies?

A typical pipeline has a fixed amount of work that is required to decode and execute an instruction. This work is performed by individual logical operations called "gates." Each logic gate consists of multiple transistors. By increasing the stages in a pipeline, fewer gates are required per stage. Because each gate requires some amount of time (delay) to provide a result, decreasing the number of gates in each stage allows the clock rate to be increased. It allows more instructions to be "in flight" or at various stages of decode and execution in the pipeline. These benefits are offset somewhat by the overhead of additional gates required to manage the added stages.

The following rule-of-thumb calculation estimates the maximum frequency that can be achieved by a pipeline in an equivalent silicon production process:

1/(pipeline time in ns/number of stages) * 1,000 (to convert to megahertz) = maximum frequency

Accordingly, the maximum frequency achievable by a five-stage, 10-ns pipeline is:

1/(10/5) * 1,000 = 500 MHz

In contrast, a 15-stage, 12-ns pipeline can achieve:

1/(12/15) * 1,000 = 1,250 MHz or 1.25 GHz

Additional frequency gains can be achieved by changing the silicon process and/or using smaller transistors to reduce the amount of delay caused by each gate.

[Leonidas]

Originally posted by Demirug
Ich hoffe es war einigermassen verständlich.


Schon bei den ersten Sätzen verstanden. Ist logisch und einleuchtend.


Ich bezweifle allerdings, daß Tom und Anand das wissen. Ansonsten würde man nicht schreiben: "längere Pipe = mehr möglicher Takt". Diese Regel muß heißen: "längere Pipe bei gleicher Schaltzeit = mehr möglicher Takt". Daraus kann man nämlich nicht ableiten, daß eine längere Pipe automatisch mehr Takt ermöglicht. Sondern daß eine längere Pipe oder eine kürzere Schaltzeit Mittel auf dem Weg dahin sind, aber nur Teile der entsprechenden Gleichung.

Klartext: Mit entsprechend schnell schaltenden Transistoren kommt auch ein P3 mit seiner 10stufige Pipe auf 4 GHz. Es hängt ganz gewiss nicht direkt an den 20 Stufen des P4, sondern auch an den dafür verwendeten Schaltelementen.



PS: Das die Arbeit aufgeteilt wird, war auch meine Vermutung, einfach weil das eine logisch funktionierende Erklärung ist. Ich kannte allerdings bisher nicht den Grund, warum man aufteilen muß.

[Demirug]

Originally posted by Leonidas



Schon bei den ersten Sätzen verstanden. Ist logisch und einleuchtend.


Ich bezweifle allerdings, daß Tom und Anand das wissen. Ansonsten würde man nicht schreiben: "längere Pipe = mehr möglicher Takt". Diese Regel muß heißen: "längere Pipe bei gleicher Schaltzeit = mehr möglicher Takt". Daraus kann man nämlich nicht ableiten, daß eine längere Pipe automatisch mehr Takt ermöglicht. Sondern daß eine längere Pipe oder eine kürzere Schaltzeit Mittel auf dem Weg dahin sind, aber nur Teile der entsprechenden Gleichung.

Klartext: Mit entsprechend schnell schaltenden Transistoren kommt auch ein P3 mit seiner 10stufige Pipe auf 4 GHz. Es hängt ganz gewiss nicht direkt an den 20 Stufen des P4, sondern auch an den dafür verwendeten Schaltelementen.

ja es ist halt einfach erst mal das abzuschreiben was Intel in den Presseunterlagen schreibt.

den Spruch "Mehr Stufen in der Pipe höherer möglicher Takt" hört man irgendwann im Digitaltechnik Grundkurs. Allerdings gibt es da wie du schon sagst eine ganze Menge Nebenbedingungen die gerne wieder vergessen werden.

Wenn die Transitoren schnell genug sind kommt man auch mit einer 10 stufigen Pipeline auf 4 Ghz. Nur ist es eben einfacher mehr Stufen in die Pipeline einzubauen als den Process zu optimieren und wenn man in dann optimiert hat kann man ja noch mehr Takt aus der Schaltung holen.

Eine Digitalschaltung zu stufen ist immer eine Erklärung des Chipdesigners das er alle anderen Möglichkeiten seiner Meinung nach ausgeschöpft hat.

[Leonidas]

Originally posted by Demirug

ja es ist halt einfach erst mal das abzuschreiben was Intel in den Presseunterlagen schreibt.

Was mir aber nicht reicht, ich will eine logisch haltbare Begründung.



Originally posted by Demirug
Wenn die Transitoren schnell genug sind kommt man auch mit einer 10 stufigen Pipeline auf 4 Ghz. Nur ist es eben einfacher mehr Stufen in die Pipeline einzubauen als den Process zu optimieren und wenn man in dann optimiert hat kann man ja noch mehr Takt aus der Schaltung holen.



Klar.