Diskussion zu: Intels "Advancing Moore's Law" Präsentation

[Leonidas]

Link zum Artikel:
http://www.3dcenter.org/artikel/intels-advancing-moores-law-praesentation

[Gast]

Hierfür sind gänzlich andere Transistoren und vor allem Packdichten als vollkommen normal anzusehen, die jeweiligen Chipsdesigns müssen halt völlig unterschiedliche Taktraten aushalten.

Bei Prozessoren wird die Taktfrequenz der Pipeline angegeben. Diese hat nur indirekt was mit der Schaltfrequenz der einzelnen Transistoren zu tun.

Wenn eine Pipeline anders aufgebaut ist kann es auch vorkommen dass Pipeline A zwar schneller Taktet als Pipeline B, aber die Transistoren von A trotzdem langsamer schalten müssen.

Mit der Dauer der maximalen Frequenz hat das auch nicht wirklich was zu tun. Die Transistoren müssen schnell genug schalten, um auch die maximale Taktfrequenz auszuhalten, alles andere hätte Instabilitäten zur Folge, egal ob der Takt kurz oder lang anliegt. In Smartphones ist es eben aus thermischen gründen nicht möglich die maximale Taktfrequenz lange zu halten, bzw. aus Gründen des Energieverbrauchs auch nicht gewünscht.
Mit entsprechender Kühlung und andauernder Stromversorgung könnte man jeden Smartphoneprozessor dauerhaft auf seiner maximalen Frequenz laufen lassen.

Noch viel mehr diskutabel und zudem viel interessanter sind Intels Ausführungen zu den Fortschritten bei der Produktionsausbeute der 14nm-Fertigung sowie zur Kostenprojektion für die kommenden Intel-Fertigungen. Erst einmal ist Intel bei der 14nm-Produktionsausbeute schon nahe dran an der 22nm-Produktionsausbeute – wenn Intel sagt, daß man hier erst im Sommer 2016 einen Gleichstand erreicht haben will, dann handelt es sich um einen Kampf um die letzten Prozentpunkte, jedoch mitnichten um elementare Unterschiede. Sprich: Die aktuelle Lieferschwäche von Intel gerade bei Skylake-Vierkernern kann kaum aus dieser (minimal) schlechteren Produktionsausbeute resultieren, sondern wird einen anderen Grund haben müssen. Der erste Verdacht richtet sich hierbei auf eine für den bestehenden Bedarf noch nicht ausreichende Anzahl an 14nm-Fertigungsstraßen – alternativ selektive Fertigungsprobleme nur beim Vierkern-Die oder auch eine falsche Bedarfskalkulation zwischen Zwei- und Vierkern-Dies.

Das Diagramm sagt absolut nichts aus.Ohne irgendwelche Zahlen kann man überhaupt keine Schlüsse daraus ziehen.
Beispielsweise könnte die Skalierung der Y-Achse logarithmisch sein, wodurch der optisch eher geringe Unterschied real deutlich größer wäre.
Es ist auch eine Unterbrechung der Y-Achse eingezeichnet, das gesamte Diagramm könnte also beispielsweise nur den Bereich von 80-90% Yieldrate darstellen, anstatt 0-100% (was es definitiv nicht tut, ansonsten wäre ja keine Unterbrechung eingezeichnet). Auch dadurch wäre der Unterschied zwischen 14nm und 22nm deutlich größer als es den Anschein hat.


Intel sieht den Punkt der steigenden Kosten pro Transistor bei neueren Fertigungsverfahren gemäß seiner Folie allerdings anders: Man will nicht nur eine gleichwertige Kostenreduktion bei 10nm und 7nm erreichen, sondern vielmehr soll die Kostenreduktion (pro Transistor) unter diesen kommenden Fertigungsverfahren sogar besser ausfallen als bei früheren Fertigungsverfahren. Wie dies angesichts der technologischen Ausgangslage funktionieren soll, erklärt Intel den Analysten natürlich besser nicht – ansonsten könnte jenen aufgehen, daß man hierbei den Heiligen Gral der Chipfertigung verspricht: Immer höhere Zugewinne bei technisch immer schwieriger werdender Ausgangslage. Dies dürfte in dieser Form nicht passieren, auch Intel kocht bei all seinem technologischen Vorsprung nur mit Wasser.

Eher glaubwürdig sind in dieser Frage frühere Ausführungen von AMD, welche immer kleiner werdende Zugewinne und höhere Kostenlagen bei neuen Fertigungsverfahren versprechen. Jene immer kleiner werdenden Zugewinne auf technologischer Seite (Flächenvorteil, Taktratenvorteil & geringerer Stromverbrauch) kann man zwar maximieren, in dem man (wie Intel derzeit) die Zeitspanne zwischen zwei Fertigungsverfahren streckt und somit faktisch mehr Technik in eine neue Fertigung steckt als die Konkurrenz.

Laut den Diagrammen (deren Achsen diesmal wenigstens beschriftet sind) will Intel mit den kommenden Fertigungsstufen die Integrationsdichte deutlich mehr erhöhen als die übliche Verdopplung. Wie realistisch das ist sei mal dahingestellt, aber angesichts der länger werdenden Entwicklungszeit pro Fertigungsstufe erscheint es durchaus sinnvoll mehr in eine Steigerung der Packungsdichte zu investieren.
Langfristig könnte man damit auch Entwicklungskosten sparen.
Wenn es beispielsweise schafft anstatt alle 2 Jahre den Flächenbedarf auf 50% zu reduzieren, alle 3 Jahre auf 35% zu reduzieren, hätte man nach 6 Jahren in etwa die gleichen Einsparungen. Man braucht dafür allerdings nur 2 statt 3 Fertigungsschritte. Jeder einzelne davon ist sicher teurer. Insgesamt dürfte man aber mit nur 2 Schritten trotzdem geringere Entwicklungskosten haben.
Vermutlich dürften die Diagramme auch lediglich die Fertigungskosten und nicht die Entwicklungskosten beinhalten, aber das ist ohne Angaben auch reine Spekulation.

Dass die Kosten/Fläche deutlich ansteigen werden zeigt hier auch Intel, man beachte die logarithmische Skala im ersten Diagramm, Intel behauptet lediglich dass dies durch weitere Erhöhung der Packdichte kompensiert werden kann.

Das AMD-Diagramm ist dagegen komplett unglaubwürdig und widerspricht sich eigentlich selbst.

http://www.3dcenter.org/dateien/abbildungen/AMD-Economics-of-Process-Scaling.vorschau2.png
Man sieht hier dass die Packdichte bis 20nm normal skaliert, von 20 auf 14nm aber quasi gleich bleibt.
Auf der anderen Seite sollen die Kosten/Transistor von 28nm auf 20nm steigen, und dann beim Sprung auf 14nm wieder fallen. Und das obwohl 20nm weitestgehend die selbe Technik wie 28nm verwendet und bei 14nm der aufwändige Sprung auf FINFETs drinnen ist.
Also dass passt überhaupt nicht zusammen und ist total unglaubwürdig.

Die Kosten pro Transistor werden zwar weiterhin (sogar erheblich) absinken, die Kosten eines Chips mit jeweils gleicher Chipfläche (wie beispielsweise ein Enthusiasten-Grafikchip á 600mm² Chipfläche) werden allerdings durch letztgenannten Effekt steigen – und dies mit jedem kommenden neuen Fertigungsverfahren immer stärker. Über mehrere Fertigungsverfahren hinweg kann sich dabei durchaus eine Kostenverdopplung für jenen bespielhaften Grafikchip ergeben – in Folge dessen müssen die Abgabepreise hoch, oder man muß sich überlegen, ob so große Chips überhaupt noch Sinn machen. Je nachdem wie weit die Spanne zwischen technologischem Vorteil und Kostenreduktion aufgeht, wird das ganze früher oder später zum Problem werden.

Hauptproblem dürfte sein dass die GPU-Hersteller nicht auf die Intel-Fertigung bauen können.
Wobei wie gesagt die Kosten/Fläche bei Intel genauso steigen werden, man soll lediglich mehr Transistoren in die selbe Fläche bringen.
Aber grundsätzlich sieht man das Problem ja schon bei 28nm. Die frühere (preismäßige) Highend-Klasse war wird nun von deutlich kleineren GPUs übernommen und man hat für das echte High-End eine neue Enthusiast-Klasse geschaffen, zu deutlich höheren Abgabepreisen.

[MrSpadge]

Guter Artikel, schön sachte und übersichtlich ein durchaus komplexes Thema dargestellt!

MrS

[OBrian]

Daß die Chipgrößen zukünftig wieder schrumpfen müssen, wenn es bezahlbar bleiben soll (Grafikkarten dürfen eben nur eine gewisse Summe kosten, sonst kauft sie keiner) hat auch noch einen angenehmen Nebeneffekt: Die Abwärme pro Chip wird auch sinken müssen, denn man kann nicht einfach beliebig viel Energie pro mm² abführen. Sicherlich kann man durch gutes Design Hotspots minimieren und den Kontakt zum Heatspreader noch etwas verbessern, aber das löst das Problem nicht. Also wird die High-End-Karte des Jahres 2025 oder so nicht 600 mm² und 300 W als Eckdaten aufweisen, sondern eher bei beidem die Hälfte.

Hat natürlich auch den Nachteil, daß die Performancesteigerung im Grafikkartenbereich immer langsamer wird. Aber das kann man auch als Vorteil sehen, wenn man die Karte länger behalten kann. Man muß ja schon heute nicht mehr alle anderthalb Jahre eine neue haben wie früher. Vielleicht sind Spieleentwickler somit auch entspannter bei der Entwicklung, müssen nicht so schnell was zusammenkloppen, damit die Grafik nicht schon veraltet ist, wenn sie fertig sind.

[Gast]

Daß die Chipgrößen zukünftig wieder schrumpfen müssen, wenn es bezahlbar bleiben soll (Grafikkarten dürfen eben nur eine gewisse Summe kosten, sonst kauft sie keiner) hat auch noch einen angenehmen Nebeneffekt: Die Abwärme pro Chip wird auch sinken müssen, denn man kann nicht einfach beliebig viel Energie pro mm² abführen. Sicherlich kann man durch gutes Design Hotspots minimieren und den Kontakt zum Heatspreader noch etwas verbessern, aber das löst das Problem nicht. Also wird die High-End-Karte des Jahres 2025 oder so nicht 600 mm² und 300 W als Eckdaten aufweisen, sondern eher bei beidem die Hälfte.


Eher nicht, im Gegensatz zu früher sinkt nämlich der Stromverbrauch/Transistor/Schaltung kaum mehr "automatisch" mit der Verkleinerung.

Das war/ist ja auch das Problem vom 20nm-Prozess. Der skaliert zwar schön in der Fläche, der Verbrauchsvorteil gegenüber 28nm ist aber sehr gering.

Erst mit FINFET konnte man auch den Stromverbrauch wieder verringern

[Gast]

Das AMD-Diagramm ist dagegen komplett unglaubwürdig und widerspricht sich eigentlich selbst.
[...]
Man sieht hier dass die Packdichte bis 20nm normal skaliert, von 20 auf 14nm aber quasi gleich bleibt.
Auf der anderen Seite sollen die Kosten/Transistor von 28nm auf 20nm steigen, und dann beim Sprung auf 14nm wieder fallen. Und das obwohl 20nm weitestgehend die selbe Technik wie 28nm verwendet und bei 14nm der aufwändige Sprung auf FINFETs drinnen ist.
Also dass passt überhaupt nicht zusammen und ist total unglaubwürdig.
Die AMD Folie bezieht sich auf die Fertigung bei TSMC und ist meines Wissens nach auch nicht die einzige Quelle zu diesem Sachverhalt.
Mit der 20nm Fertigung wurde zwar die Packungsdichte erhöht, aber ohne Finfets ist die Verlustleistung pro Fläche sehr unschön gestiegen. Deshalb hat es auch kaum ernsthafte Produkte mit der TSMC 20nm Fertigung gegeben (und AMD und Nvidia haben diese aus gutem Grund ausgelassen).
Erst die 14nm Fertigung hat Finfets nachgerüstet, um die Verlustleistung zu reduzieren - weniger um die Strukturgröße weiter zu reduzieren.

[Gast]

Die AMD Folie bezieht sich auf die Fertigung bei TSMC und ist meines Wissens nach auch nicht die einzige Quelle zu diesem Sachverhalt.
Nachdem es bei TSMC kein 14nm gibt sondern stattdessen 16nm dürfte sich die Folie wohl eher GF beziehen.


Mit der 20nm Fertigung wurde zwar die Packungsdichte erhöht, aber ohne Finfets ist die Verlustleistung pro Fläche sehr unschön gestiegen. Deshalb hat es auch kaum ernsthafte Produkte mit der TSMC 20nm Fertigung gegeben (und AMD und Nvidia haben diese aus gutem Grund ausgelassen).
Erst die 14nm Fertigung hat Finfets nachgerüstet, um die Verlustleistung zu reduzieren - weniger um die Strukturgröße weiter zu reduzieren.

Das ist eine Erklärung warum es nie High Performance Produkte in 20nm gegeben hat, aber keine für diese seltsame Kostenkurve.

Normalerweise müssten die Kosten/Transistor von 28 auf 20nm relativ "normalem" Maß sinken, und dann von 20 auf 16nm steigen.

Also entweder hat man sich da beim Erstellen des Diagramms einfach vertan, oder man streut damit bewusst Fehlinformationen für Investoren. Es macht schließlich keinen guten Eindruck, dass man jetzt ausgerechnet für einige Zeit hauptsächlich auf jenem Process-Node ist, der relativ gesehen teurer ist.
Mit dieser Folie kann man natürlich auch gut das quasi Auslassen des 20nm Nodes argumentieren.