RISC-V [Archiv] - 3DCenter Forum

Darkstar

2016-07-26, 23:43:10

Gibt es eigentlich irgendwo eine Diskussion hier über RISC-V? Eine Forensuche hat nichts gefunden.Jetzt ja! :D

RISC-V (https://riscv.org/) ist eine Open-Source-ISA, basierend auf RISC-Prinzipien. Das bedeutet unter anderem, daß man RISC-V-Hard- und -Software designen, herstellen und verkaufen kann, ohne Lizenzgebühren zahlen zu müssen (engl. Wikipedia (https://en.wikipedia.org/wiki/RISC-V)). Ein weiterer netter Effekt ist, daß man theoretisch die volle Kontrolle über die Hardware hat. Dies ist bei aktuell erhältlichen Prozessoren – insbesondere im x86er-Bereich – inzwischen nicht mehr der Fall (siehe Beiträge auf Phoronix (http://www.phoronix.com/scan.php?page=news_item&px=x86-Uncorrectable-Freedom) und Heise (http://heise.de/-3236705)). Gegenüber früheren Versuchen, eine alternative ISA zu etablieren, kann dieses Mal auf die Unterstützung durch Größen wie Google, HPE und Oracle gezählt werden (Golem (http://www.golem.de/news/risc-v-google-hpe-und-oracle-investieren-in-arm-konkurrent-1512-118256.html)). Aktuell scheint auch nVidia mit an Board zu sein – NVIDIA Is Building Its Next-Gen Falcon Controller Using RISC-V (Phoronix) (http://www.phoronix.com/scan.php?page=news_item&px=NVIDIA-RISC-V-Next-Gen-Falcon). Daneben gibt es noch ein Vielzahl unabhängiger Projekte, wie z. B. das lowRISC (http://www.lowrisc.org/)-Projekt, welches sich zum Ziel gesetzt hat, einen Linux-kompatiblen, freien SoC auf RISC-V-Basis zu entwickeln.

Auf den Webseiten von RISC-V und lowRISC finden sich jede Menge interessante Informationen, hier eine kleine Auswahl:
RISC-V Offers Simple, Modular ISA (Microprocessor Report) (https://riscv.org/2016/04/risc-v-offers-simple-modular-isa/)
The Renewed Case for the Reduced Instruction Set Computer: Avoiding ISA Bloat with Macro-Op Fusion for RISC-V (EECS Department University of California, Berkeley) (http://arxiv.org/abs/1607.02318)
lowRISC: Plans for RISC-V in 2016 (https://speakerdeck.com/asb/lowrisc-plans-for-risc-v-in-2016)

mczak

2016-07-27, 03:49:19

Ein weiterer netter Effekt ist, daß man theoretisch die volle Kontrolle über die Hardware hat. Dies ist bei aktuell erhältlichen Prozessoren – insbesondere im x86er-Bereich – inzwischen nicht mehr der Fall (siehe Beiträge auf Phoronix (http://www.phoronix.com/scan.php?page=news_item&px=x86-Uncorrectable-Freedom) und Heise (http://heise.de/-3236705)).
Dieses Problem hat eigentlich überhaupt nichts mit dem Befehlssatz zu tun. Niemand hindert den Chiphersteller daran sowas auch bei RISC-V Chips einzubauen. (Ich erinnere bloss daran dass heutige nvidia falcon-basierte gpus nur von nvidia signierte firmware laden, kann mir nicht vorstellen dass das bei einem RISC-V basierten Nachfolger anders sein wird.)

Ganon

2016-07-27, 10:39:54

Solange keiner ein non-x86 PC-System vorstellt, welches über ein Standard-BIOS (EFI, CoreBoot, OpenFirmware, ...), SATA Ports und PCIe Slots verfügt und ich von einer handelsüblichen SSD booten und eine handelsübliche Grafikkarte reinstecken kann, bin ich nicht interessiert.

Die Talos Secure Workstation (OpenPOWER) ( https://www.raptorengineering.com/TALOS/prerelease.php ) wäre so eine Variante, aber soweit ich weiß ist es noch nicht ausreichend finanziert und es würde auch weit über $3000 kosten.

Aber immer diese Mini-ARM Boards mit ihren "Ich boote von der ersten SD-Karte einen Non-Standard, Blob Tainted Linux Kernel" gehen mir echt auf den Sack...

Und RISC-V sieht da nicht unbedingt anders aus.

Darkstar

2016-07-27, 12:03:59

Dieses Problem hat eigentlich überhaupt nichts mit dem Befehlssatz zu tun.Aus technischer Sicht stimme ich zu, aus lizenztechnischer Sicht nicht.Niemand hindert den Chiphersteller daran sowas auch bei RISC-V Chips einzubauen.Das ist korrekt. Aber der umgekehrte Weg geht eben nicht: Ich werde daran gehindert, mir eine x86-CPU ohne den ganzen Überwachungswahn entweder selber zu bauen (da ich keine Lizenz von Intel erhalte) oder von denen zu bekommen, die eine Lizenz haben (Intel, AMD, VIA, IBM, …).

Darkstar

2016-07-27, 12:26:43

Aber immer diese Mini-ARM Boards mit ihren "Ich boote von der ersten SD-Karte einen Non-Standard, Blob Tainted Linux Kernel" gehen mir echt auf den Sack...Ja, als die ARMs noch in den Acorn-PCs steckten, das waren noch Zeiten … ;D

Ich frag mich das manchmal aber auch, was für eine Zielgruppe damit angesprochen werden soll. Vermutlich nicht wir.
Und RISC-V sieht da nicht unbedingt anders aus.Ich denke, daß man das momentan schlecht vergleichen kann: ARM wurde 1990 ausgegründet und hatte da schon eine in der Praxis bewährte Architektur, mit RISC-V hat man dagegen erst 2010 angefangen und ist gerade soweit, die ersten CPU-Prototypen ans Laufen zu bekommen. Bis man da alle Komponenten versorgen kann, die sich so auf einem handelsüblichen Motherboard befinden, wird es wohl noch ein wenig dauern. Wenn man dann aber dieselben Faxen wie jetzt aktuell bei ARM und MIPS macht, dann fände ich das auch eher abtörnend.

SavageX

2016-07-27, 13:25:22

Ich persönlich mag ja, wie einfach der Basisbefehlssatz ist, da lassen sich sehr kompakte Kerne basteln, wenn man es drauf anlegt. Da ich schon immer mal an FPGAs dran wollte und viele verbreitete Befehlssätze schon ziemlich komplex sind, hatte ich ursprünglich einen eigenen Befehlssatz ausgearbeitet, um eine eigene simple CPU zu designen. Das habe ich dann zugunsten von RISC-V eingestampft (wenn ich erst einen eigenen Assembler und C-Compiler basteln müsste, würde ja eh nichts draus), das Ergebnis gibt es unter https://github.com/maikmerten/riscv-tomthumb zu betrachten.

Für die kleinen Prozessoren, die in SoCs so nebenbei werkeln, ist RISC-V sicherlich sehr interessant. Ich hoffe natürlich auch auf Systeme, wo RISC-V den Hauptprozessor stellt - ich mag ja exotisches und bin nicht so gräßlich begeistert, wie "unfrei" x86, ARM und MIPS so sind.

mczak

2016-07-27, 16:50:15

Aber der umgekehrte Weg geht eben nicht: Ich werde daran gehindert, mir eine x86-CPU ohne den ganzen Überwachungswahn entweder selber zu bauen (da ich keine Lizenz von Intel erhalte) oder von denen zu bekommen, die eine Lizenz haben (Intel, AMD, VIA, IBM, …).
Gut aber das ist ein ziemlich x86-exklusives Problem (weil der Befehlssatz nicht lizenzierbar ist). Du könntest auch z.B. armv8 lizenzieren und eine CPU ohne solchen Kram bauen. Aber natürlich ist es schön dass RISC-V keine Lizenz benötigt.

Rabiata

2016-07-30, 00:04:16

Auf den Webseiten von RISC-V und lowRISC finden sich jede Menge interessante Informationen, hier eine kleine Auswahl:
RISC-V Offers Simple, Modular ISA (Microprocessor Report) (https://riscv.org/2016/04/risc-v-offers-simple-modular-isa/)
The Renewed Case for the Reduced Instruction Set Computer: Avoiding ISA Bloat with Macro-Op Fusion for RISC-V (EECS Department University of California, Berkeley) (http://arxiv.org/abs/1607.02318)
lowRISC: Plans for RISC-V in 2016 (https://speakerdeck.com/asb/lowrisc-plans-for-risc-v-in-2016)

Den arxiv-Link finde ich besonders interessant, da er einige Benchmarks enthält, bei denen RISC-V in IPC und Code-Dichte mit modernen x86-Prozessoren konkurrenzfähig erscheint.

Was den Eindruck widerlegen würde, daß ein gutes Prozessor-Design nur mit Milliardenaufwand hinzubekommen ist (wenn ich den Artikel richtig verstanden habe :freak:).

Lord Wotan

2016-07-30, 21:12:21

Gab es nicht mal eine RISC CPU. Wo selbst Appel von der RISC CPU zu Intel x86 gewechselt ist.

Ganon

2016-07-30, 22:26:45

Die PowerPC Architektur würde ich jetzt nicht mehr unbedingt als RISC bezeichnen. Die haben auch irgendwann angefangen komplexe Befehle aufzunehmen und sind somit eigentlich zur CISC Architektur geworden.

Das Problem bei sowas ist auch weniger RISC vs. CISC, sondern was man aus dem Design und Fertigungsprozess so an Takt und Leistung rausholen kann. Man sieht ja bei ARM sehr gut was so ein Apple ARM CPU an Leistung hat im Gegensatz zu allen anderen Herstellern.

In-Order vs. Out-of-Order spielt hier deutlich mehr eine Rolle was die Verarbeitung von 08/15 Scheißcode angeht.

Darkstar

2016-07-31, 08:31:02

First SoCs based on open source RISC-V run Linux (HackerBoards.com) (http://hackerboards.com/first-socs-based-on-open-source-risc-v-run-linux/)SiFive unveiled the first embedded SoCs based on the open source RISC-V platform: A Linux-ready octa-core Freedom U500 and a FreeRTOS-based Freedom E300.

dark7np

2016-07-31, 12:22:22

Den arxiv-Link finde ich besonders interessant, da er einige Benchmarks enthält, bei denen RISC-V in IPC und Code-Dichte mit modernen x86-Prozessoren konkurrenzfähig erscheint.

Was den Eindruck widerlegen würde, daß ein gutes Prozessor-Design nur mit Milliardenaufwand hinzubekommen ist (wenn ich den Artikel richtig verstanden habe :freak:).
Hast du das Paper gelesen, oder nur die Zusammenfassung?

Die messen nicht IPC, also Instructions per Clock, sondern schaun einfach nur wie viele Instruktionen die Binaries der Benchmarks vom SPECInt auf den verschiedenen Architekturen brauchen. Wobei sie bei x86 nicht nur die Instruktionen zählen, sondern wohl auch nen Prozessor-Counter der ihnen sagt wie viele Micro-Ops das letztlich waren. Das sagt aber nichts darüber aus wie die Performance letztlich ist, oder wie schwierig das zu implementieren ist.

Ein beispiel ist da ja die compare and branch geschichte, also wie if-then-else Konstrukte in Instruktionen verpackt werden. RISC-V hat wohl eine Instruktion dafür, ARMv8 z.B. 2. Zuerst gibt es eine "vergleiche" Instruktion welche die Bedingung prüft und dann in einem Status-Register entsprechende Flags setzt. Dann gibt es einen Sprungbefehl der die Flags überprüft und zum Code für den then oder else teil springt. Das Paper hört sich so an als ob das ein Vorteil ist, dafür nur eine Instruktion zu haben. Das ist es aber nicht unbedingt. Lest euch mal den Wiki-Artikel zu Pipelining durch, was die nachteile davon sind. Moderne Prozessoren haben Pipeline-Längen von 8 bis 15. Das heißt es dauert 8 bis 15 takte bis die Instruktion fertig ist. Das heißt auch, das der Prozessor Befehle im vorraus lädt und ausführt. Jetzt kommt da so nen Sprungbefehl. Auch der dauert einige Takte bis er durch ist, und klar ist wo es im Programm weiter geht. Welche Instruktionen lädt jetzt der Prozessor bis der Sprungbefehl durch ist? Die vom then Zweig? Vom else Zweig? Gar keine? Beide? Das ist das ganze Dilemma beim Pipelining, und warum es Sprungvorhersage Einheiten gibt.

Jetzt nehmen wir mal nen Beispiel, ich hab ne Schleife mit 8 Instruktionen pro Schleifendurchlauf. Ich prüfe also bei jedem Schleifendurchlauf ob ich noch weiter machen muss oder nicht. Mit einer compare-and-jump instruktion müsste ich das am ende eines durchlaufs machen, den vergleich berechnen, auswerten und entsprechend springen. Das dauert, und macht's der Sprungvorhersage nicht leicht. Mit zwei Instruktionen kann ich am Anfang, vor ich mit dem Schleifendurchlauf anfange die compare Instruktion setzen, dann die 8 Recheninstruktionen, dann den Sprungbefehl. Bis der Sprungbefehl kommt ist die compare Instruktion durch, die Flags sind gesetzt. Für die Sprungvorhersage dürfte das viel einfacher sein. Dadurch das der Sprung erst später kommt ist das compare durch, und die Sprungvorhersage muss nicht raten wohin die Reise vermutlich geht - das Ergebniss ist schon da.

Klar, der Prozessor muss jetzt zwei Instruktionen ausführen, nicht nur eine. Aber für Superskalare Prozessoren und so kleine Instruktionen ist das kein Ding. Dafür braucht's nichtmal out-of-order. Das kann auch der kleinere "little" A53, dafür braucht's nicht mal den "big" A57. Und ich mach es viel Einfacher Code zu erzeugen der die Pipeline auch wirklich auslastet, und wo der Programmierer sicher sein kann das die Sprungvorhersage richtig liegt, und es keine Stalls in der Pipeline gibt.

Und zu dieser bytes pro Instruktion Metrik... ARM, bis auf den Thumb Befehlssatz, benutzt 32 bit Instruktionen. Bei x86 sind die Instruktionen verschieden lang. Das ist an sich für den Decoder ne ziemlich bescheidene Situation. Idealerweise liegen die nächsten Instruktionen im L1 Instruction cache. Idealerweise. Auch der hat meistens ne Latenz von 4 takten. Wenn jede Instruktion gleich lang ist muss also in jedem takt 4 byte mal die Anzahl an Instruktionen pro Takt geladen werden. Klar ist es schön wenn man nur 2 byte braucht, so bekommt man mehr Instruktionen in den L1. Aber der decoder weiß nicht mehr was er pro Takt bekommt. Wenn ich immer 2 Instruktionen pro Takt dekodieren will, weil mein Design 2 fach superskalar ist und das verarbeiten kann muss ich immer noch 8 byte Instruktionen pro Takt laden können, oder ich riskiere das ich nicht genügend Instruktionen pro Takt dekodieren kann. Oder zumindest manchmal. Vielleicht spare ich so genug Silizium oder Strom den ich woanders verbraten kann so das es sich ausgleicht. Wer weiß. Bei x86 sind die Instruktionen teilweise auch länger, da kann's sein das der Decoder den "Rest" der Instruktion aus dem L1 Nachladen muss vor er fertig ist. Was 4 Takte dauert. Es hat schon nen Grund warum Intel, und AFAIK auch (oder bald) AMD nen Micro-Op Cache haben, damit man nicht jede Instruktion neu decodieren muss... Das ist bei so ewig gewachsenen Instruktionssätzen mit variabler Länge gar nicht so einfach...

Man hat auch viel weniger platz für die Informationen die in ne Instruktion rein muss: Was soll gerechnet werden, mit welchen Werten, wohin soll das Ergebniss? Nehmen wir mal Addition. ARMv8 ist im wesentlichen nen 3 Operanden Instruktionssatz. ADD a, b, c heißt a = b + c. ARMv8 hat 32 Register, das sind die möglichen werte für a, b und c. Um binär 32 werte codieren zu können braucht es 5 bit. Also 3 operanden mal 5 bit sind schonmal 15 bit. Also hab ich in 2 byte noch 1 bit übrig für alles andere - das geht nicht. Also könnten wir z.B. die Anzahl der Register halbieren, das spart 3 bit. Aber 4 Bit für den optcode (also welche Instruktion) ist auch nicht dicke, das hieße das ich so nur 16 Instruktionen in meinem Instruktionssatz hätte. Also spart man sich ein register, und macht 2 operand Instruktionen. Add a, b heißt dann a = a + b. Also braucht's, um die gleiche Instruktion wie vorher zu bekommen zwei Instruktionen. Zuerst muss ich mit einer Instruktion a=b setzen, dann muss ich a = a + c setzen. Beides sind dann vlt. 2 byte 2 operand Instruktionen, aber in summe habe ich wieder 4 byte verbraten und nix gewonnen. Außer das ich jetzt 2 Instruktionen habe und nicht nur eine. Also brauch ich nen Takt mehr, außer ich hab micro-op fusion, der decoder sieht was los ist und macht das (und das weiß ich als Programmierer nicht! UND es ist spezifisch für jede Architektur!). Aber dann hätte ich auch gleich die 4 byte Instruktion benutzen können... Klar, offt braucht man das alte Ergebniss vermutlich nicht und man schreibt eh ADD b, b, c - aber man sollte sich da nix vor machen, wenn man kürzere Instruktionen hat wird man platz für den code pro Instruktion sparen, aber insgesamt mehr Instruktionen brauchen.

Meiner Ansicht nach ist ARMv8 ein recht aufgeräumter Instruktionssatz. Er wurde gut erweitert, es wurde altes unnützes weg geworfen (was x86 mal gut täte), einiges vereinfacht. Wenn es zwei Befehle für compare and branch gibt, dann hat das einen Grund, und der ist vermutlich entweder das es sich so einfacher (und vor allem schneller oder spromsparender) implementieren lässt, oder das es Szenarien gibt wo Programmierer diese Instruktionen genau so brauchen.

SavageX

2016-07-31, 13:47:02

Hast du das Paper gelesen, oder nur die Zusammenfassung?

Die messen nicht IPC, also Instructions per Clock, sondern schaun einfach nur wie viele Instruktionen die Binaries der Benchmarks vom SPECInt auf den verschiedenen Architekturen brauchen. Wobei sie bei x86 nicht nur die Instruktionen zählen, sondern wohl auch nen Prozessor-Counter der ihnen sagt wie viele Micro-Ops das letztlich waren. Das sagt aber nichts darüber aus wie die Performance letztlich ist, oder wie schwierig das zu implementieren ist.

Alles richtig. Bevor man sich aber über IPC unterhält, sollte man jedoch auch mal einen kurzen Blick auf die Codedichte werfen. Die traditionelle Weisheit ist ja, dass komplexe Befehlssätze mit variabler Befehlslänge hier Vorteile haben müssten, da man ja mit weniger Befehlen auskommen müsste, die dann auch nur so lang wie nötig sind. Dass RISC-V Kompilate nicht übermäßig größer sind als x86-64 ist insofern schon ganz ermutigend, da dies darauf hinweist, dass man ein ganz ordentliches Händchen dabei hatte, die "nützlichsten" Operationen in den Befehlssatz zu gießen und auch die 32 Bit der Befehlsworte gut zu nutzen.

Wäre die Codedichte nicht ordentlich, dann würde RISC-V sich z.B. im embedded-Bereich nicht gerade anbieten. Auswirkungen gäbe es aber auch für "normale" Anwendungen, da die effektive Cachegröße abnehmen würde und man auch mehr Bandbreite zum Speicher bräuchte als Code-kompaktere Architekturen. Das würde es schwieriger machen, auf eine gute IPC zu kommen, insofern ist diese Betrachtung doch interessant.

Was IPC angeht, muss man sich immer konkrete Implementierungen ansehen. Das Spektrum reicht bei RISC-V von primitiven Minikernen, die nichtmal gepipelined sind (z.B. mein "Tom Thumb" Design) bis hin zu superskalaren out-of-order Maschinen (z.B. die Berkeley Out-of-Order Machine - BOOM). Zu letzterer finden sich einige interessante Resultate in https://riscv.org/wp-content/uploads/2016/01/Wed1345-RISCV-Workshop-3-BOOM.pdf und auch hier sieht es ganz gut aus was Taktbarkeit, IPC, Fläche und Energie angeht. Auf Folie 9 wird auch mal kurz zusammengefasst, welche Designentscheidungen in der RISC-V ISA es erleichtern, eine Implementierung mit hoher Performance zu basteln.

Im Endeffekt kann man auch aus "ziemlich vergurkten" Befehlssätzen gute bis hervorragende Performance rauskitzeln (das ist ja die Geschäftsgrundlage von Intel und AMD) - wobei natürlich weder ARM noch RISC-V Gurken darstellen. Hängt alles an der Implementierung. An einen Wunderbefehlssatz, der abseits von Spezialanwendungen (also für "stinknormale" Anwendungen) zu großen Performancesprüngen sorgt, glaube ich ja eh nicht - wohl aber an Befehlssätze, die aufgeräumt genug sind, dass man deutlich weniger Validierungsarbeit reinstecken muss, um zu was kompatiblen zu kommen.

Ich habe das Buch "The Pentium Chronicles" gelesen - da steckt übrigens ganz viel Management-Zeugs drin und leider nicht so irre viel Technik-Pornographie (wiewohl die Technik natürlich immer mal wieder durchscheint). Beschrieben wird die Entwicklung der P6-Architektur ("Pentium Pro"), die über viele Entwicklungsstufen bis heute die Grundlage für Intels Prozessoren darstellt.

Etwas, was mir im Kopf geblieben ist: Zu Anfang des P6-Projekts war unstrittig, dass out-of-order prinzipiell funktioniert und einen guten Performanceschub bieten müsste. Nur leider war man sich am Anfang gar nicht sicher, ob man auch wirklich jede x86-Eigenheit mit einer out-of-order Ausführung haargenau so hinbekommt, dass man 100% kompatibel bleibt. Aus dem Kopf zitiert: "Wir hatten Angst, am Ende des Projektes eine schnelle out-of-order CPU zu haben, die nur leider nicht x86-kompatibel ist." Hat ja (zum Glück für Intel) dann doch geklappt.

Bei ARM und RISC-V hätten sich solche Fragen wohl gar nicht gestellt ;-)

Darkstar

2016-10-04, 19:53:19

Phoronix berichtet jetzt regelmäßig über RISC-V:
GCC RISC-V Support Allegedly Held Up Due To University Lawyers (http://www.phoronix.com/scan.php?page=news_item&px=GCC-RISCV-Lawyer-Hold) Fedora Now Has Bootable RISC-V Disk Images Available (http://www.phoronix.com/scan.php?page=news_item&px=Fedora-RISC-V-Bootable-IMG) RISC-V Backend Proposed For LLVM (http://www.phoronix.com/scan.php?page=news_item&px=RISC-V-LLVM-Backend)

SavageX

2016-10-04, 20:19:21

So, habe heute endlich mein vollautomatisches Test-Setup für meine simple RISC-V CPU an den Start gebracht (siehe Bild):

- links meine FPGA-Entwicklungsplatine, auf dem mein RISC-V Kern mit ein bisschen Peripherie (RAM, UART etc.) läuft. Der führt einen kleinen Bootloader aus, über den ich per serielle Schnittstelle lesend und schreibend auf den Hauptspeicher zugreifen kann (z.B. um ein Testprogramm reinzupoken) und die CPU an bestimmte Stellen springen lassen kann (z.B. um ein reingeladenes Testprogramm zu starten).

- rechts ein Raspberry Pi Zero (per Adapter auf ein Breadboard gesteckt), auf dem ein von mir geschriebender Testgenerator fleißig zufällige Testprogramme erzeugt und assembliert. Diese werden dann über die serielle Verbindung auf das FPGA-Board übertragen und ausgeführt. Danach werden Teile des Arbeitsspeichers vom FPGA-Board ausgelesen, um zu prüfen, ob das Testprogramm ein unerwartetes Ergebnis festgestellt hat.

So pumpe ich derzeit knapp 7000 kleine Testprogramme pro Stunde durch meine CPU und das Setup kann problemlos einfach mal eine Nacht durchlaufen...

Foobar2001

2016-10-05, 22:04:24

Was wir *definitiv* brauchen ist noch eine Architektur neben x86 und ARM. Brilliant. Wird bestimmt genauso erfolgreich wie PowerPC, SPARC oder Itanium.

Ganon

2016-10-05, 23:23:24

Was wir *definitiv* brauchen ist noch eine Architektur neben x86 und ARM. Brilliant. Wird bestimmt genauso erfolgreich wie PowerPC, SPARC oder Itanium.

SPARC und Itanium sind beide mehr oder weniger tot und liegen quasi komplett in der Hand einer einzelnen Firma.

PowerPC hat das OpenPOWER Konsortium, jedoch ist das immer noch eine ziemliche Fummelei zwischen den Giganten der Computerindustrie. Anpassen darfst du daran auch nichts.

x86 und ARM ist weder offen, noch (Patent-) frei.

RISC-V ist von vornherein offen. Steht unter BSD-Lizenz... "tu damit was du willst" und im Gegensatz zu seinen offenen Konkurrenten ist es auch noch potentiell leistungsfähig genug um auch sinnvoll genutzt zu werden.

Es geht bei RISC-V gar nicht darum hier irgendwie x86 oder ARM vom Thron zu stoßen, sondern auch "der Person in der Garage" (oder auch einer Universität ;) ) zu ermöglichen eine CPU zu bauen. Ganz ohne, dass einem gleich 30000 Anwälte ihn in Grund und Boden klagen. Und du magst ja nichts gegen die Intel Management Engine oder ARM TrustZone haben, aber andere wollen vielleicht 100%ig sicher gehen, dass ihnen keiner irgendwo reinguckt.

_Sinnfrei_ ist RISC-V also ganz und gar nicht.

Darkstar

2016-11-23, 08:53:00

Bei Heise gibt es einen neuen Artikel zu RISC-V:
Offene Prozessorarchitektur RISC-V kommt in Fahrt (https://heise.de/-3496182)
Phoronix:
Systemd Now Supports The RISC-V CPU Architecture (http://www.phoronix.com/scan.php?page=news_item&px=Systemd-RISC-V) RISC-V Backend For LLVM Making Progress (http://www.phoronix.com/scan.php?page=news_item&px=LLVM-RISC-V-Progress) Coreboot Lands More RISC-V / lowRISC Code (http://www.phoronix.com/scan.php?page=news_item&px=Coreboot-RISC-V-Low-Better)

SavageX

2016-11-23, 09:00:45

Relic

2016-11-23, 10:36:05

SavageX

2016-11-23, 10:52:35

Das Goal wird doch nie im Leben erreicht werden.

Möglich, sogar wahrscheinlich. Andererseits haben die nach ca. zwei Prozent der Laufzeit jetzt auch zwei Prozent des Ziels eingestrichen.

Darkstar

2017-01-15, 10:52:39

Golem:
Offene RISC-V-MCU soll Arduino-kompatibel werden (http://www.golem.de/news/open-v-offene-risc-v-mcu-soll-arduino-kompatibel-werden-1611-124741.html) Entwicklerboard mit freiem RISC-Prozessor verfügbar (http://www.golem.de/news/hifive-1-entwicklerboard-mit-freiem-risc-prozessor-verfuegbar-1611-124777.html)
Phoronix:
RISCVEMU: RISC-V System Emulator, Can Boot Fedora (http://www.phoronix.com/scan.php?page=news_item&px=RISCVEMU-Fedora-RISC-V) There's A New Port Of RISC-V For GCC (http://www.phoronix.com/scan.php?page=news_item&px=GCC-RISC-V-New-Port)

DekWizArt

2017-02-06, 13:09:35

Noch einmal Golem:

RISC-V soll dominierende Architektur werden (https://www.golem.de/news/cpu-architektur-risc-v-soll-dominierende-architektur-werden-1702-126022.html)

Klingt nicht uninteressant, erst recht wenn man da an so ein Intel ME Gedöns denkt, wo niemand wirklich weiß was da abläuft.

Darkstar

2017-05-22, 23:54:39

Golem:
RISC-V-Prozessor und ESP32 auf einem Board vereint (https://www.golem.de/news/arduino-cinque-risc-v-prozessor-und-esp32-auf-einem-board-vereint-1705-127966.html) RISC-V-Patches für Linux erstmals eingereicht (https://www.golem.de/news/cpu-architektur-risc-v-patches-fuer-linux-erstmals-eingereicht-1705-128012.html)
LinuxGizmos:
Design your own RISC-V SoC with SiFive’s new “hassle-free” process (http://linuxgizmos.com/diy-a-risc-v-soc-with-sifives-hassle-free-process/)
Phoronix:
RISC-V Accepted For Inclusion To GCC (http://www.phoronix.com/scan.php?page=news_item&px=GCC-RISC-V-Approved) GCC 7 Moves Onto Only Regression/Doc Fixes, But Will Accept RISC-V & HSA's BRIG (http://www.phoronix.com/scan.php?page=news_item&px=GCC-7-Stage-4-Hello) GNU Binutils 2.28 Released, Adds RISC-V Support (http://www.phoronix.com/scan.php?page=news_item&px=GNU-Binutils-2.28) Debian Developers Make Progress With RISC-V Port (http://www.phoronix.com/scan.php?page=news_item&px=Debian-RISC-V-Porting) RISC-V Linux Port Pursuing Mainlining In The Kernel (http://www.phoronix.com/scan.php?page=news_item&px=RISC-V-Linux-Kernel-Port)
Heise:
Arduino Cinque: RISC-V-SoC trifft auf ESP32 (https://heise.de/-3721736)

iuno

2019-10-26, 03:41:18

Mal seit laengerem mal wieder paar News:

Bei SiFive scheint es gut zu laufen. Sie bauen fuer ihre RISC-V CPUs Erweiterungen fuer Krypto und Vector. Ausserdem wollen sie wohl recht modulare Produkte anbieten, bspw. mit SRAM, DRAM oder HBM2E, natuerlich mit verschiedenen Kern-Konfigurationen usw.
Der neue Kern ist nach eigener Angabe mit einem ARM A72 vergleichbar, allerdings bei deutlich hoeherem Takt in 7nm, aber hey, das waere doch schonmal was ;)

https://www.sifive.com/blog/incredibly-scalable-high-performance-risc-v-core-ip

Natuerlich gab's auch von y33h@ vor kurzem einen Artikel, ich verlinke den auch mal:
https://www.golem.de/news/offene-prozessor-isa-wieso-risc-v-sich-durchsetzen-wird-1910-141978.html

Und, falls das hier auch wen interessiert, wird auf Software-Seite natuerlich auch gearbeitet. Z.B. von sircmpwn. Er moechte Hardware auf builds.sr.ht (einem CI Service) verfuegbar machen: https://drewdevault.com/2018/12/20/Porting-Alpine-Linux-to-RISC-V.html

Benutzername

2019-10-26, 15:46:22

Die neueste Generation von Western Digital Festplatten und SSD controllern arbeiten mit einem RISC-V Prozessor namens SweRV. Ich meine der steckt schon in den SN750 SSDs.

https://www.westerndigital.com/company/innovations/risc-v

iuno

2019-11-05, 18:31:23

Google setzt bei Titan-Nachfolger auf RISC-V: https://www.heise.de/newsticker/meldung/OpenTitan-Googles-legt-Sicherheitschip-mit-RISC-V-Technik-offen-4573734.html

Galaxie

2019-11-08, 02:27:03

Frisch gestartet ist auch ein crowdfunding Dingen für Open-V, um einen RV32IM Mikrocontroller in Silizium zu gießen.

https://www.crowdsupply.com/onchip/open-v

Ein Board habe ich geordert, mal gucken ob das klappt.
"The 2x2mm chip will be made in a 130nm process and aims to be the equivalent of commercial microcontrollers implemented with an ARM M0 core."

ARM und ich bin raus:wink:

Lokadamus

2019-12-01, 20:53:08

ARM und ich bin raus:wink:Ich bin mir nicht sicher, was du sagen willst. Dass das Ziel ein Gegenstück zum Arm M0 Core werden soll, sollte klar sein. Ansonsten solltest du dein Englisch überprüfen.

2 Meldungen der letzten Monate
https://www.heise.de/newsticker/meldung/16-CPU-Kerne-Der-schnellste-RISC-V-Prozessor-kommt-von-Alibaba-4479891.html

https://www.golem.de/news/offene-prozessor-isa-wieso-risc-v-sich-durchsetzen-wird-1910-141978.html

Benutzername

2019-12-01, 20:57:33

nVidia entwickelt einen Controller für seine GraKas auf RISC-V Basis:

https://www.phoronix.com/scan.php?page=news_item&px=NVIDIA-RISC-V-Next-Gen-Falcon

Sind die schon im einsatz? Die Meldung ist von 2016.

Dann soll wohl der Nachfolger des Tegra auf RISC-V statt ARM setzen.

Lokadamus

2019-12-01, 21:40:48

Eine klare Ansage finde ich nicht, aber es sieht so aus, dass das, was Arm bisher gemacht wurde, nach und nach durch Risc-V ersetzt wurde.
https://medium.com/syncedreview/is-nvidia-doubling-down-on-risc-v-1ce714a919eb

https://abopen.com/news/nvidia-turns-to-risc-v-for-rc18-research-chip-io-core/
RC18 isn’t the first time Nvidia has turned to the RISC-V ISA: The company began shifting control cores in its graphics processing products away from proprietary ISAs several years ago, with RC18 ...

Und damit Risc-V frei bleibt, zieht die Foundation in die Schweiz.
https://www.heise.de/newsticker/meldung/Die-RISC-V-Foundation-verlegt-ihren-Sitz-aus-den-USA-in-die-Schweiz-4596534.html

gravitationsfeld

2019-12-01, 21:44:46

NVIDIA benutzt RISC-V fuer ihre Logic Controller (moeglicherweise der Command Processor? Ich bin mir nicht sicher)
https://www.youtube.com/watch?v=gg1lISJfJI0

Ich glaube nicht, dass das was mit ihren regulaeren CPUs zu tun hat.

MSABK

2019-12-01, 21:45:05

Pirx

2019-12-01, 21:45:07

lol setzen selbst auf open source und wollen ihr proprietäres Zeug teuer verkaufen

Ganon

2019-12-01, 21:58:33

Hilft da der Umzug in die Schweiz? Ich meine ARM gehört ja der japanischen Softbank und sie durften/dürfen ja auch nichts mit Huawei machen weil Teile der IP aus den USA sind.

Da RISC-V keine Technologie in dem Sinne liefert, sondern nur "Standards" ist das sowieso anders als ARM. Das Ganze geht mehr in die Richtung "ihr dürft nicht mit Land XYZ zusammenarbeiten" bzw. "Land XYZ darf seinen Teil nicht in den Standard einbringen".

Das Benutzen der RISC-V ISA selbst hat damit nichts zu tun.

Lokadamus

2019-12-01, 22:00:44

NVIDIA benutzt RISC-V fuer ihre Logic Controller (moeglicherweise der Command Processor? Ich bin mir nicht sicher)
Nachdem, was ich auf die Schnelle gefunden habe, waren die für Nebenaufgaben wie Videodecodierung zuständig.Hilft da der Umzug in die Schweiz? Ich meine ARM gehört ja der japanischen Softbank und sie durften/dürfen ja auch nichts mit Huawei machen weil Teile der IP aus den USA sind.Ja. Der Umzug hilft der RISC-V Foundation, weil niemand weiß, welche Gesetze noch kommen bzw. was noch für Handelsrestriktionen kommen. Ebenso gibt es in Amerika ein Gesetze wegen Verschlüsselung und dem Export solcher Informationen. Nicht, dass wegen so einem Gesetz nachher Risc-V eine zeitlang vom Netz genommen wird.

Wenn interessiert in diesem Sinne ARM? Die sitzen woanders.

gravitationsfeld

2019-12-02, 05:12:00

Nachdem, was ich auf die Schnelle gefunden habe, waren die für Nebenaufgaben wie Videodecodierung zuständig.
Video-Dekodierung wird von spezieller Hardware gemacht, der winzige RISC-V-Kern hat dafuer viel zu wenig Leistung.

Zossel

2019-12-02, 07:18:26

Da RISC-V keine Technologie in dem Sinne liefert, sondern nur "Standards" ist das sowieso anders als ARM. Das Ganze geht mehr in die Richtung "ihr dürft nicht mit Land XYZ zusammenarbeiten" bzw. "Land XYZ darf seinen Teil nicht in den Standard einbringen".

Niemand ist vor einer Zwangsmitgliedschaft in der Axis of evil (https://en.wikipedia.org/wiki/Axis_of_evil) gefeit.

Ganon

2019-12-03, 11:38:38

Auch wenn es eher in die Kategorie GPU fällt:

https://think-silicon.com/2019/12/02/think-silicon-demonstrates-early-preview-of-industrys-first-risc-v-isa-based-3d-gpu-at-the-risc-v-summit/

Eine Low-Power GPGPU auf RISC-V Basis mit Unterstützung von OpenGL ES und Vulkan. Skalierbar von 12.8 GFLOPS bis hin zu 409.6 GFLOPS.

iuno

2019-12-03, 13:12:52

Ganon

2019-12-03, 14:29:40

Eine Einschraenkung auf GPGPU kann ich nicht erkennen? Es ist auch von 3D die Rede. GLES laeuft zwar ueber Vulkan, aber das wuerde ja schlecht gehen, waere keine 3D pipeline integriert. Oder meinst du die Rasterisierung wuerde komplett durch compute queues gemacht?

Ja es ist aber halt hauptsächlich von GPGPU-Aufgaben die Rede und ihre Aussage ist "Building a GPGPU on RISC-V instruction set architecture is another significant milestone in the young history of Think Silicon."

Ob das Teil jetzt als Grafikchip taugt ist halt die andere Frage. Das wird sich dann ja zeigen. Aber wenn man sieht was für eine Krücke im Raspberry Pi steckt, dann wirkt das alles ziemlich gut.

mboeller

2019-12-03, 14:56:56

RISC-V als Firmware Prozessor in einer GPU (Series-A von IMG):

One such existing feature is the integration of a small dedicated CPU (which we understand to be RISC-V based) acting as a firmware processor,

https://www.anandtech.com/show/15156/imagination-announces-a-series-gpu-architecture/4

Lokadamus

2019-12-09, 02:34:18

Video-Dekodierung wird von spezieller Hardware gemacht, der winzige RISC-V-Kern hat dafuer viel zu wenig Leistung.:| Du hast die technischen Unterlagen von NVidia zur Hand?

Benutzername

2019-12-09, 10:05:49

:| Du hast die technischen Unterlagen von NVidia zur Hand?

Warum sollte man einen ARM oder RISC-V oder irgendeinen anderen generellen CPU Kern dafür nehmen, wenn man die ganzen psezialisierten CUDAs hat? Die kleinen Kernchen sind Microcontroller, welche die Grafikkarte booten und kontrollieren. Genauso wie bei AMD. Genauso in modernen CPUs hat man kleinste Microcontroller um die Dinger überhaupt zu starten.

Benutzername

2019-12-12, 15:30:15

nPXdbm9lc3A

Warum wieso ein offener Standard wie RISC-V? Und was schon immer über risc-v wissen wollte aber nie zu fragen wagte.

Loeschzwerg

2019-12-12, 18:48:36

Danke für das Video =) Bin noch mittendrin, bis jetzt eine wirklich tolle Präsentation.

Hinsichtlich SPARC und /360 musste ich gleich zu Beginn etwas schmunzeln.

Lokadamus

2019-12-12, 20:59:37

Warum sollte man einen ARM oder RISC-V oder irgendeinen anderen generellen CPU Kern dafür nehmen, wenn man die ganzen psezialisierten CUDAs hat? Die kleinen Kernchen sind Microcontroller, welche die Grafikkarte booten und kontrollieren. Genauso wie bei AMD. Genauso in modernen CPUs hat man kleinste Microcontroller um die Dinger überhaupt zu starten.Hui. Mit diesem Fachwissen solltest du bei NVidia anfangen.
Sie werden sich irgendwas dabei gedacht haben, bestimmte Sachen von den ARM bzw. RISC-V Dingern erledigen zu lassen.
https://de.wikipedia.org/wiki/CUDA#Kritik,_Nachteile

https://www.heise.de/newsticker/meldung/Kleine-Fortschritte-bei-offenen-RISC-V-Grafikprozessoren-4611722.html
... zeigt weitere Schritte zu Systems-on-Chip mit offengelegter ISA und GPU-Kernen.

Andere Nachrichten.
https://www.heise.de/newsticker/meldung/Microchip-PolarFire-FPGA-mit-RISC-V-Kernen-und-Vektor-Befehlen-4614155.html
RISC-V-Kerne im FPGA und mit Vektor-Befehlen

https://www.heise.de/newsticker/meldung/RISC-V-fuer-den-Weltraum-4611273.html
Strahlungsfeste RISC-V-Prozessoren für den Weltraum

Darkstar

2019-12-14, 15:10:27

Für unterwegs ;):

5-Dollar-Entwicklerboard mit RISC-V: Sipeed Longan Nano (https://www.heise.de/newsticker/meldung/5-Dollar-Entwicklerboard-mit-RISC-V-Sipeed-Longan-Nano-4509949.html)

Boards mit Kendryte K210 (https://github.com/kendryte/kendryte-doc-datasheet/blob/master/en/001.md) (für Bild- und Tonverarbeitung):

RISC-V: 50-Dollar-Entwicklerboard aus China (https://www.heise.de/newsticker/meldung/RISC-V-50-Dollar-Entwicklerboard-aus-China-4198639.html) (ist wohl leider nicht mehr lieferbar (https://www.analoglamb.com/product/dual-core-risc-v-64bit-k210-ai-board-kendryte-kd233/))
Grove AI HAT for Edge Computing (https://www.seeedstudio.com/Grove-AI-HAT-for-Edge-Computing-p-4026.html)
Sipeed Maixduino for RISC-V AI + IoT (https://www.seeedstudio.com/Sipeed-Maixduino-for-RISC-V-AI-IoT-p-4046.html)

RISC-V auf FPGA:

iCEBreaker FPGA (https://www.crowdsupply.com/1bitsquared/icebreaker-fpga) (FPGA-Hardware)
PicoRV32 - A Size-Optimized RISC-V CPU (https://github.com/cliffordwolf/picorv32) (RISC-V in Software)
RISCV CPU on an FPGA: OpenSource and size optimized! (https://youtu.be/k2rN8FE1jWM) (Beispielvideo)

Nachtrag
Beim Durchschauen des Threads ist mir aufgefallen, daß SavageX (https://www.forum-3dcenter.org/vbulletin/member.php?u=16522) sein Tom-Thumb-Projekt durch das ebenfalls von ihm entwickelte SPU32-Projekt abgelöst hat, welches wie PicoRV32 iCE40-Hardware benutzt:

iCE40-HX8K Breakout Board (http://www.latticesemi.com/en/Products/DevelopmentBoardsAndKits/iCE40HX8KBreakoutBoard.aspx) (FPGA-Hardware)
SPU32 (https://github.com/maikmerten/spu32) (RISC-V in Software)

Wenn er das hier liest, kann er ja vielleicht was dazu schreiben. :smile:

SavageX

2019-12-15, 11:20:41

Oh, hi.

Ja, an SPU32 bastele ich ja schon seit geraumer Zeit. Es handelt sich um ein kleines SoC, welches eine kompakte CPU beinhaltet, die den 32-bittigen Basisbefehlssatz von RISC-V beherrscht. Damit bootet man kein Linux (dafür fehlt u.A. die MMU), aber man kann hübsch C-Code oder Assembler per GCC für die Kiste schreiben.

Das SoC hat
* eine CPU
* einen SRAM-Speichercontroller
* eine einfache VGA-Einheit (320x240 mit 256 Farben, 640x480 mit 16 Farben)
* einen Infrarot-Decoder für NEC-Protokoll Fernbedienungen
* einen einfachen Timer
* eine UART-Schnittstelle
* einen SPI-Bus für Flash-EEPROM und SD-Karten
* einen Generator für deterministische Zufallszahlen
* einen SN76489-kompatiblen Soundgenerator (z.B. eingesetzt im IBM PC Junior, Tandy 1000, Sega Master System und Sega Game Gear)
* Blinkenlichter
* an Unterstützung für Maus und Tastatur wird gearbeitet

Mit 25 MHz (was gut genug der Pixeltaktrate von 640x480@60 entspricht) und 512 KByte (ja, KByte) bencht das Ding mit Dhrystone ungefähr wie ein gleichgetakteter Motorola 68020 oder wie ein 20 MHz 80386. Die CPU ist auf Kompaktheit ausgelegt, nicht auf Performance - sie bearbeitet einen Befehl in mehreren Takten, ist also nicht gepipelined. Das liegt nicht am Befehlssatz (RISC-V eignet sich hervorragend für Pipelining), sondern daran, dass ich CPU mit SoC auch in überaus kleine FPGAs quetschen will. Das billigste FPGA-Board, was von SPU32 noch nicht mal vollständig gefüllt wird, kostet ungefähr 17 Euro in der Bucht.

Für dieses Forum ist die Performance also lächerlich, aber im Forum64 (einem Forum, wo es sich um Retro-Kisten wie dem C64 oder Amiga dreht) ist SPU32 schon ein Einäugiger unter den Blinden. Mit ein paar Leuten dort designen wir rund um SPU32 einen vollständigen FPGA-Computer (Grafik, Sound, Tastatur).

Warum? Weil man auch in dieser Performanceklasse eine Menge über digitale Logik und Computerarchitektur lernen und anwenden muss - und man nebenher einen CPU-Befehlssatz erlernen kann, der wohl hier und da nochmal auftauchen könnte.

Hier dudelt der Rechner seine Logoanimation ab: https://www.youtube.com/watch?v=TEiRZs2AKJg

Benutzername

2019-12-15, 15:32:33

Lokadamus

2019-12-16, 13:21:10

RISC-V ist auf jeden Fall etwas, was in der Industrie verwendet wird.
https://www.golem.de/news/samsung-western-digital-risc-v-kerne-fuer-5g-mmwave-und-ssds-1912-145558.html
... Hinzu kommt der SweRV EL2, ein RV32IMC mit 4-stufiger statt 9-stufiger Pipeline: ...

SavageX

2019-12-16, 20:13:10

Bastelst Du da den nächsten Acorn Archimedes ? Make Homecomputers Great Again! :)

Zumindest als Übung in Prozessordesign sollte das taugen. Gibt ja auch Enthusiasten die einen Mega65 (modernisierter C64) bauen und andere solche Projekte, weben weil die Maschinen simpler sind.

Heh, ein Acorn Achimedes wäre schon ganz schön nice :)

Der Mega65 ist übrigens deutlich komplexer - der will ja auch kompatibel sein im C64-Modus, hat Sprites, recht viele Videomodi etc. etc.

Bei Commodore-Maschinen war es ja immer der "Chipsatz" mit allerlei interessanten Fähigkeiten, der die Maschine ausmachte - das müssen die sehr exakt replizieren und kompatibel erweitern.

Benutzername

2019-12-17, 12:32:35

Heh, ein Acorn Achimedes wäre schon ganz schön nice :)

Ich hatte damals ernsthaft mit dem Gendakne gespielt mir einen zu holen, aber mit dem mauen Support in Deutschland mit SOftware dann doch davon abgesehen. Und mein Vater hatte sich zwei Atari 1040STF mit Festplatten gekauft. einen für die Arbeit einen fürs Heimbüro. Freudne hatten Amigas, also ja, was sollte Ich da mit dem freak Archimedes.

Der Mega65 ist übrigens deutlich komplexer - der will ja auch kompatibel sein im C64-Modus, hat Sprites, recht viele Videomodi etc. etc.

Bei Commodore-Maschinen war es ja immer der "Chipsatz" mit allerlei interessanten Fähigkeiten, der die Maschine ausmachte - das müssen die sehr exakt replizieren und kompatibel erweitern.

Ja natürlich. War nur der erste Vergleich, der mir einfiel, bei dem Leute als Hobby einen eigentlich "unnützen2 Rechner bauen. Jedes zwo€-fuffzig smartphone kann mehr.

Aber ein RISC-V Rechner im Heimcomputerfomrat wäre schon nice. Die meisten FullHD Glotzen taugen sogar ganz brauchbar als Monitor im Gegenastz zu dem Geflimmer damals.

iuno

2020-01-26, 03:24:28

Benutzername

2020-01-27, 13:11:42

https://www.golem.de/news/smartphones-qualcomm-nutzt-risc-v-in-snapdragon-chips-2001-146266.html

Qualcomm baut RISC-V Kerne in Snapdragons.

Er drueckt sich etwas missverstaendlich aus. Redet erst was von RISC-V sei "second source" fuer CPUs, daher dachte ich erst es kommen bestimmte SDs mit R-V statt ARM. In 2 Jahren soll aber jeder SD R-V haben. Was das jetzt genau im SoC tut, ist (mir zumindest) nicht klar.

Ja, echt verwirrend. Warum sollte man einen SoC bauen mit sowohl ARM als auch RISC-V?

y33H@

2020-01-27, 13:27:37

https://www.golem.de/news/smartphones-qualcomm-nutzt-risc-v-in-snapdragon-chips-2001-146266.html

Qualcomm baut RISC-V Kerne in Snapdragons. Er drueckt sich etwas missverstaendlich aus. Redet erst was von RISC-V sei "second source" fuer CPUs, daher dachte ich erst es kommen bestimmte SDs mit R-V statt ARM. In 2 Jahren soll aber jeder SD R-V haben. Was das jetzt genau im SoC tut, ist (mir zumindest) nicht klar.Ich hatte schon vergangene Woche gefragt, welche Snapdragons und welche RISC-V Cores/Designs für welche Embedded-Aufgaben, aber bisher schweigt das Team weil sie unterwegs in Asien sind ... ich solle aber eine Antwort erwarten, hieß es.

Badesalz

2020-01-29, 01:16:31

Ja, echt verwirrend. Warum sollte man einen SoC bauen mit sowohl ARM als auch RISC-V?RISC-V kann man auch rein auf Vector/Array bauen. D.h. man hat eine komplette CPU nur für SIMD. Wenn man die Daten dafür hat schiebt das schon extrem an.

Oder eben als Microcontroller für die CPU :ulol:

=Floi=

2020-01-29, 01:52:40

Es kann sehrwohl der controller für den speicher sein! Es gibt noch genug andere sachen, welche man so nicht auf dem schirm hat.

gravitationsfeld

2020-01-29, 06:59:03

Vielleicht einfach nur fuer's Baseband.

iuno

2020-09-15, 18:32:03

Wieder mal Neuigkeiten von SiFive:

https://www.heise.de/news/SiFive-kuendigt-PC-mit-offener-RISC-V-Technik-an-4902194.html

Skysnake

2020-09-16, 23:35:59

Also so ein Risc-V System mit 10G und 4-6 SATA Ports wäre schon mal was interessantes für nen NAS

Wörns

2020-09-17, 17:59:34

Benutzername

2020-09-17, 18:36:11

The Register hat eine Story What did they do – twist his Arm? Ex-Qualcomm senior veep joins SiFive as CEO, RISC-V PC for devs teased (https://www.theregister.com/2020/09/17/sifive_ceo_risc_v_pc/).
MfG

Da war jemand schneller. :D Was der Schreiber bei TheRegister imho ganz richtig schreibt ist, daß es ein RaspberryPi-artiges Teil bräuchte damit die Software Entwicklung vorwärts kommt.

Da ist auch ein älterer Artikel verlinkt, daß Indien ein Projekt mit RISC-V anschiebt:India selects RISC-V for semiconductor self-sufficiency contest: Use these homegrown cores to build kit
Startups encouraged to get busy with open-source 32-bit Shakti, 64-bit Vega

https://www.theregister.com/2020/08/19/india_microprocessor_challenge_risc_v/

Benutzername

2020-09-18, 17:18:56

SiPearl hat schon mal ein Schema ihres Rhea Server SoC durchgesickert:

https://www.anandtech.com/show/16072/sipearl-lets-rhea-design-leak-72x-zeus-cores-4x-hbm2e-46-ddr5

https://twitter.com/ADublanche/status/1303273357069225985/photo/2

Auch wenn auf dem Bild jetzt nicht genau zu sehen ist, was RISC-V und was ARM ist.

72 Kerne, 4*HBM2e und 4-6 DDR Schnittstellen.

Benutzername

2020-10-09, 07:06:59

es verbreitet sich langsam aber stetig

https://www.maximintegrated.com/en/products/microcontrollers/MAX78000.html/tb_tab0

Internet of Things Microcontroller von Maxim integrated mit RISC-V Coprozessor und Neuronetzwerk Beschleuniger. keine Ahung was man mit Mschine Learning bei nem microcontroller soll. Sensorrauschen rausrechnen vielleicht?

Loeschzwerg

2020-10-29, 17:18:02

Benutzername

2020-10-29, 19:19:37

Ein Dev-Board im ITX Format mit PCIe 3.0 x8:
https://www.golem.de/news/hifive-unmatched-sifive-bringt-mini-itx-board-mit-risc-v-2010-151809.html

Ein schöner Einstieg in die RISC-V Welt für Bastler/Enthusiasten :)

Sifive verkauft das HiFive Unmatched ab dem vierten Quartal 2020 für 665 US-Dollar vor Steuern.

Ist aber immernoch recht teuer. Es wird aber billiger. Das Vorgängermodell kostete noch 999 plus man brauchte ein ebenso teures Zusatzplatinchen für SATA etc. Der winzige Miefquirl ist ein wenig albern. Man könnte die CPU vermutlich auch mit einem größeren Kühlkörper passiv kühlen.

The Register hat noch einen etwas umfangreicheren Artikel und vegleicht mit dem ähnlichen PolarFire Icicle https://www.crowdsupply.com/microchip/polarfire-soc-icicle-kit, welches aber merklich schwächer ausgestattet ist. Dafür billiger.

https://www.theregister.com/2020/10/29/sifive_riscv_pc/

Die chinesische Firma H3C hat eine RISC-V CPU fertiggestellt: https://mp.weixin.qq.com/s/az5VoyNFZsON3JUOrfFjUg

Loeschzwerg

2020-10-29, 19:53:34

War doch noch nie billig Vorreiter zu sein :D Es kribbelt mich schon etwas in den Fingern ^^

In jedem Fall geht die Entwicklung des gesamten Ökosystems richtig zügig voran.

y33H@

2020-10-30, 08:58:30

Der EasyCore nutzt zwei U7 von SiFive, ist ein 16FFC-Design ... spannend zu sehen, wie RISC-V immer mehr Fahrt aufnimmt.

=Floi=

2020-10-30, 17:17:51

trotzdem fehlen günstige leistungsfähige platformen oder ein standard chip wie beim pi.

iuno

2020-10-30, 17:24:40

Was ist an dem Broadcom SoC auf dem Pi "Standard"? Ich wuerde den eher als eigentuemlich bezeichnen.

Das mit billiger Hardware wird schon noch.

Skysnake

2020-10-31, 13:13:36

Nen sparsames Board mit 6-9 Sata oder gar SAS Ports und zwei nvme PCIE wäre mit 1-2 10G links und einem Management port 1G echt interessant.

Das würde sich sicherlich sehr gut verkaufen.

Benutzername

2020-11-01, 15:13:12

Nen sparsames Board mit 6-9 Sata oder gar SAS Ports und zwei nvme PCIE wäre mit 1-2 10G links und einem Management port 1G echt interessant.

Das würde sich sicherlich sehr gut verkaufen.

die meisten NAS haben ja derzeit entweder einen kleinen intel Atom oder so einen Mini-Xeon drin oder ARM. Von daher falls mal ein passender SoC mit RISC-V kommt werden wohl die NAS Hersteller sowas auch auf den MArkt bringen. Ist Qnap und Kollegen wie auch deren Kunden ja letztendlich egal was da genau drinsteckt. Soll laufen.

Wenn es denn mal RISC-V in brauchbarer Leistungklasse gibt werden wohl auch Hersteller wie Pine64 daraufanspringen. https://www.pine64.org

Ideal wäre natürlich wenn mal jemand hingeht und einen komplett Open Source RISC-V CPU entwirft. Aber außer als Fingerübung an der Uni hat sich da ja nie viel getan in dem Bereich der Open Source CPU. RISC-V ist ja nur die ISA.

Wörns

2020-11-09, 11:47:49

RISC-V core out-clocks Apple, SiFive; available as IP (https://www.eenewsanalog.com/news/risc-v-core-out-clocks-apple-sifive-available-ip)
MfG

iuno

2020-11-14, 10:01:19

https://riscv.org/blog/2020/11/picorio-the-raspberry-pi-like-small-board-computer-for-risc-v/

Raspberry-artige Initiative. Die GPU wird wohl zugekauft und geschlossen bleiben.

Wörns

2020-11-21, 23:00:31

BBC picks SiFive RISC-V chip for Doctor Who programming-for-kids kit (https://www.theregister.com/2020/11/19/bbc_doctor_who_sifive/)
MfG

FlashBFE

2020-11-23, 22:36:39

Espressif wird auch bald einen neuen Mikrocontroller auf RISC-V-Basis rausbringen, den ESP32-C3. Das Besondere daran: Der wird nicht direkt den relativ neuen ESP32 beerben, sondern den Footprint des sehr erfolgreichen älteren Massenchips ESP8266 haben.Spätestens dann dürften billige Bastelboards in Massen verfügbar sein.

https://www.golem.de/news/esp32-c3-espressif-bringt-zu-esp8266-kompatiblen-risc-v-controller-2011-152316.html

Zossel

2020-12-07, 20:18:30

https://www.derstandard.at/story/2000122281496/risc-v-neuer-prototyp-cpu-verspricht-durchbruch-bei-performance-pro

So erreiche der Chip im CPU-Benchmark von CoreMark einen Wert von 11.000 bei einer Taktfrequenz von 4,25 GHz – während er gerade einmal 200mW verbraucht. Eine 3 GHz-Version der selben CPU soll noch immer 8.000 CoreMarks erreichen, aber dabei gar nur 69mW verbrauchen.

Während die rohe Performance dieses Design noch nicht mit aktuellen Top-Chips mithalten kann – der M1 von Apple erreicht einen Coremark-Wert von 31.150, der Ryzen 4700u von AMD liegt noch etwas darüber, wie Arstechnica vorrechnet – ist die Effizienz geradezu verblüffend. Vergleicht man bei Rechenaufgaben die Iterationen pro Watt kommt die 3 GHz-Version des Chips auf eine fast zehnfach so hohen Wert wie etwa der M1. Auch die mit 4,25 GHz getaktete Ausführung ist noch immer fünfmal so effizient.

mboeller

2020-12-07, 20:25:20

im Original:

https://arstechnica.com/gadgets/2020/12/new-risc-v-cpu-claims-recordbreaking-performance-per-watt/

https://www.eetimes.com/micro-magic-risc-v-core-claims-to-beat-apple-m1-and-arm-cortex-a9/

Sonyfreak

2020-12-07, 22:34:35

Ich freue mich sehr über diese Zahlen und bin gespannt, wann wir endlich ein erschwingliches RaspberryPi-artiges Gerät auf dem Markt sehen werden. :up:

mfg.

Sonyfreak

Benutzername

2020-12-08, 17:32:49

https://www.heise.de/news/RISC-V-1000-Kern-Beschleuniger-Server-Karte-und-Effizienz-Champion-4983796.html

Beschleunigerkarte für MAchine Learning mit tausend Kernen. Schon ein wenig verrückte Konfiguration, aber GPUs sind ja eigentlich auch so ähnlich.
Western Digitla arbeitet an RISC-V Festplattencontroller
21 RISC-V CPUs mit je 32 GB RAM auf einer PCIe Karte als Server
ein wirklich flotter 64-bit Microcontroller
Pine64 ruft zum reverse engineering eines RISC-V WLAN controllers auf

Risc-V verbreitet sich gerade wirklich. Besonders der geöffnete WLANcontroller ist interesant für einen wirklich offenen "RISC-V-pi"-artigen Computer.

=Floi=

2020-12-08, 18:28:03

zitat
Beschleunigerkarte für MAchine Learning mit tausend Kernen.
ist jetzt märchenstunde?

WD hat imho schon Ri5 controller. Spricht ja auch nichts dagegen.

Ohne einem Pi ähnlichem gerät mit der selben unterstützung und mit einer massenhaften verbreitung kommt da nicht viel.
Das nächste problem wird ARM sein, weil die performance kerne unfassbar viel know how und power haben werden.

mboeller

2020-12-08, 19:24:04

Wörns

2020-12-11, 17:52:19

Synthara (https://www.synthara.ai/), ein Spinoff der ETH Zürich, hat Geld eingesammelt (https://www.eetimes.eu/swiss-ai-chip-startup-raises-seed-funding/), um einen AI Chip auf RISC-V Basis zu entwickeln. M.E. wird der Chip in SOI gefertigt werden.
MfG

mboeller

2021-01-21, 13:40:57

die Hotchips32 Präsentationen sind jetzt online:

Xuantie-910: https://hotchips.org/assets/program/conference/day1/HotChips2020_Edge_Computing_Xuantie910_v1.1.pdf

Manticore: https://hotchips.org/assets/program/conference/day2/HotChips2020_ML_Training_Manticore.pdf

Wörns

2021-01-26, 22:28:31

Auf "Ars Technica": New RISC-V hardware designs from 5G startup EdgeQ (https://arstechnica.com/gadgets/2021/01/new-risc-v-hardware-designs-from-5g-startup-edgeq/)
MfG

Benutzername

2021-01-28, 16:25:43

Auf "Ars Technica": New RISC-V hardware designs from 5G startup EdgeQ (https://arstechnica.com/gadgets/2021/01/new-risc-v-hardware-designs-from-5g-startup-edgeq/)
MfG

Faszinierend praktisch alles einer Basisstation für Mobiltelefone in einen SoC zu integrieren.

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In weiteren Meldungen:

https://www.heise.de/news/RV64X-Quelloffene-RISC-V-Grafikeinheit-in-Entwicklung-5039393.html

Ein Team von Hardware-Architekten rund um die Firma Pixilica entwickelt eine quelloffene Grafikeinheit für Systems-on-Chip mit dem Prozessorbefehlssatz RISC-V – RV64X genannt. Als Entwicklungsbasis dient der bereits von RISC-V spezifizierte Vektor-Befehlssatz, um den eine komplette GPU entworfen wird.

Geplant ist ein kleiner RISC-V-CPU-Kern mit angedockter RV64X-GPU, der sich beliebig oft in einem Chipdesign unterbringen lässt. Entwickler können auf Wunsch eine stärkere, eigene RISC-V-CPU als Hauptprozessor davorsetzen oder das Standarddesign allein verwenden. Zudem will Pixilica eine Vorzeige-Implementierung offenlegen, die sich an spezielle Bedürfnisse anpassen lässt.
(...)

Das eröffnet die Möglichkeit eines Raspi-artigen SBC ohne Blobs! :smile:

edit: in den Kommentaren erwähnt noch jemand den Libre-SoC, auch RISC-V basiert: https://libre-soc.org

Benutzername

2021-02-19, 20:39:59

Lötkolben (a la dem TS-100) mit RISC-V Microcontroller:

https://pine64.com/product/pinecil-smart-mini-portable-soldering-iron/?v=0446c16e2e66

PLATFORM
OS: Ralim’s IronOS build
Chipset: GigaDevice GD32VF103TB
CPU: 32-bit RV32IMAC RISC-V “Bumblebee Core” @ 108 MHz
DISPLAY
Type: OLED White Colour Monochrome Display
Size: 0.69 inches
Resolution: 96x16pixels
MEMORY
Internal Flash Memory: 128KB
System Memory: 32KB SRAM
Expansion: None

Okay, wann kommt der Doom port?

Benutzername

2021-03-08, 23:29:38

Was ist eigentlich mit MIPS? :uponder:

MIPS ist nach Silicon Graphics (die ja auf der Itanic dann waren) durch so einige Hände und macht jetzt
https://www.prnewswire.com/news-releases/wave-computing-and-mips-emerge-from-chapter-11-bankruptcy-301237051.html

Wave Computing and MIPS Emerge from Chapter 11 Bankruptcy
Following emergence, company to rebrand as MIPS

SANTA CLARA, Calif., March 1, 2021 /PRNewswire/ -- Wave Computing, Inc. ("Wave") and its subsidiaries including MIPS Tech, the processor technology company focused on the commercialization of RISC-based processor architectures and IP cores, today emerged from Chapter 11 bankruptcy protection.

Going forward, the restructured business ("the Company") will be known as MIPS, reflecting the Company's strategic focus on the groundbreaking RISC-based processor architectures which were originally developed by MIPS. MIPS is developing a new industry-leading standards-based 8th generation architecture, which will be based on the open source RISC-V processor standard.

(...)

Also unter dem namen MIPS soll es jetzt RISC-V geben.

Tja, Schade. Damit ist MIPS wohl endgültig tot als Architektur. Fragt sich auch, wer da überhaupt noch als fähiger Ingenieur bei MIPS Tech arbeitet und nicht schon längst mittlerweile woanders untergekomen ist?

Benutzername

2021-05-27, 16:05:33

https://www.heise.de/news/Huawei-RISC-V-statt-ARM-um-Sanktionen-zu-meiden-6055570.html

Huawai Tochter Hisilicon liefert erste Produkte mit RISC-V aus. WLAN Controller, TV SoCs und so IoT microcontroller Zeugs. Darauf läuft HarmonyOS (Android Fork, auch von Huawei).

Wörns

2021-06-08, 16:46:07

Die Europäische Prozessor Initiative hat den Tapeout ihres ersten RISC-V Testchips (https://www.european-processor-initiative.eu/epi-epac1-0-risc-v-test-chip-taped-out/) fertig.
Der soll bei GF in 22FDX gefertigt werden. Mal sehen, in welchen Stückzahlen...;)

Die nächste Iteration soll in 12nm kommen und auf Chiplet Basis funktionieren.
Da stellen sich die Fragen, welche Interposer / Stapel Technologie und wer (in Europa) soll 12nm fertigen? Die 12nm FABs von GF stehen nicht in Europa. Oder der Chip wird internationaler als ursprünglich erhofft.
MfG

HOT

2021-06-08, 17:02:34

Lt. meinem jetzigen Stand wäre GloFo bereit, 12FDX in Dresden zu produzieren, es gibt nur keine Kunden.
12LP(+) wird hingegen läuft in NY vom Band.

=Floi=

2021-06-08, 19:03:32

Wörns

2021-06-08, 19:08:44

FlashBFE

2021-06-08, 21:54:57

Auf der verlinkten EPI Seite steht ein bisschen was über deren Ziele.
Man will sich u.a. in Richtung HPC vorarbeiten.
M.E. Geldverschwendung. Wenn man da ankommt, ist die Konkurrenz längst hinter dem Horizont verschwunden. Könnte so ausgehen, wie damals als die DDR den Megabit Chip vorgestellt hat und jenseits der Mauer nur ungläubig gestaunt wurde...
MfG
Wie, stellst du dir denn vor, soll man Know-How sonst aufbauen? Sofort ganz dick Geld investieren für einen riesigen Chip im 5nm-Prozess, um am Ende einen kapitalen Fehler zu designen und mit gar nichts rauszukommen, weil das Geld alle ist?

GloFo macht die 12nm nun schon so lange, dass der Prozess stabil und die Toolchain gut erprobt sein sollte. Gleichzeitig halte ich den Prozess noch nicht für völlig veraltet. Die Ryzen 2000 sind nun auch noch nicht so lange her und wenn die EPI erstmal auf dieses Perfomance-Niveau kommt, hätte sie ordentlich was geschafft, selbst wenn es 10 Jahre später wird.

Wenn ich das richtig verstanden habe, geht es der EPI ja nicht darum, mit der Weltspitze zu konkurrieren, sondern um Unabhängigkeit für den Fall, dass Europa von Nicht-EU-Zulieferern abgeschnitten wird. Der Wirtschaftskonflikt zwischen USA und China war für die EU ein guter Weckruf.

Wörns

2021-06-08, 23:09:36

Ich glaube eher, dass Lobbyisten es geschafft haben, Subventionen loszutreten, an denen man sich jetzt bedienen kann. Das ist alles.
Wenn das Programm in ein paar Jahren weiter ist, hat man die Wahl, sich für teuer Geld mit den eigenen geschaffenen Prozessoren einen schlechten HPC-Rechner hinzustellen oder für dasselbe Geld einen, der zehnmal mehr kann, indem man sich am Markt bedient.
Für mich macht es keinen Sinn, national zu denken oder europäisch. Ich unterscheide zwischen der ordoliberalen Welt und denen, die unbedingt ihr eigenes Süppchen kochen wollen. In ersterer haben wir mit TSMC, Samsung, Globalfoundries und Intel genug Auswahl. Selbst Intel will ja nun unter die Auftragsfertiger gehen.
Wie soll man denn Europa abschneiden von den vier oben genannten?
Das Gespenst kommt doch aus der Feder einiger Lobbyisten, wie oben bereits als meine Meinung kundgetan.
MfG

Simon Moon

2021-06-08, 23:34:39

Der Chip wird von Globalfoundries gefertigt

Käsetoast

2021-06-09, 17:54:53

Hätte nicht gedacht, dass sich da so schnell so viel tut. Ich dachte jetzt käme erstmal dieser 3-Stufenplan von wegen erstmal lahme Risc-CPU ohne Grafikmöglichkeiten, dann ein minimal schnellerer Chip mit integrierter GPU und dann in Stufe 3 das Ganze erstmals in ein wenig flotter. Dass Ri5 recht breitflächig schon jetzt Anwendung findet überrascht mich positiv...

=Floi=

2021-06-09, 18:09:45

Man will sich u.a. in Richtung HPC vorarbeiten.

Da sehe ich auch eher schwarz. Normale chips für geräte wäre imho besser gewesen.

Skysnake

2021-06-10, 08:54:44

Naja man muss mal schauen.HPC ist recht speziell und oft mit schönen access Patterns. Da kann also durchaus was daraus werden vor allem wenn man wirklich den Chip voll darauf auslegt.

Automotive ist ja aber auch ein Zielmarkt mit BMW. Wird wohl autonomes Fahren. Und da kann so ein eigener Chip schon was reißen

Käsetoast

2021-06-10, 09:02:53

Naja, aber wie will man im Automotive Bereich den Wissensvorsprung eines z.B. NVIDIA aufholen? Ich kann mir nicht vorstellen, dass da kurzfristig etwas Vergleichbares bei rumkommt. Das Know-How in Fertigung, Architektur, Treiber und Software ist doch wie von einem anderen Stern und gerade wo es um's autonome Fahren geht ist doch hohe Leistungsfähigkeit bei geringem Verbrauch und geringem Preis oberstes Gebot...

Skysnake

2021-06-10, 14:00:53

Also die Hardware für AI zu bauen ist jetzt nicht wirklich extrem schwer. Das ist ein recht begrenzter Anwendungsfall mit gut bekannten Patterns. Da lässt sich also gut optimieren.

Das darf man auf keinen Fall mit GeneralPurpose Chips vergleichen

Loeschzwerg

2021-06-11, 06:37:02

Übernahmegerüchte: Intel will SiFive und RISC-V für über 2 Milliarden US-Dollar
https://www.computerbase.de/2021-06/uebernahmegeruechte-intel-will-sifive-und-risc-v-fuer-ueber-2-milliarden-us-dollar/

Mit dem finanziellen und technischen Hintergrund von Intel könnten daraus schnell richtig geniale Lösungen entstehen, die komplette Gegenrichtung wäre aber auch denkbar.

urpils

2021-06-11, 07:18:28

das ist einer der wenigen Fälle, bei denen ich hoffen würde, dass Kartellbehörden das verhindern.

Loeschzwerg

2021-06-11, 07:47:16

RISC-V bleibt ja als Standard weiterhin offen, da hätte Intel keinen Einfluss darauf. Die Frage ist nur was aus SiFive werden würde.

robbitop

2021-06-11, 09:58:51

SiFive ist halt ein wenig Treiber und Katalysator der RISC-V Bewegung. Wenn Intel die schluckt (das sind ja nur ein winziger Bruchteil an Mitarbeitern im Vergleich zu ARM) dann kann das wegfallen.

Ich halte die Entscheidung aus Intel Sicht für schlau und immer noch "günstig". Gerade vor dem Hintergrund, dass x86 immer mehr an Bedeutung verlieren könnte.

Loeschzwerg

2021-06-11, 10:08:20

Ich halte die Entscheidung aus Intel Sicht für schlau und immer noch "günstig".

Stimmt, der Zeitpunkt wäre noch gut, bevor der Wert durch die Decke geht.

Wörns

2021-06-15, 13:39:56

Cortus aus Frankreich will auch in das HPC RISC-V Segment.
The Register: Cortus Hopes to Stake Early RISC-V HPC Claim (https://www.nextplatform.com/2021/06/14/cortus-hopes-to-stake-early-risc-v-hpc-claim/)
MfG

Wörns

2021-06-17, 16:18:16

Heises Senf (https://www.heise.de/news/RISC-V-Nicht-mehr-nur-Mikrocontroller-sondern-auch-Supercomputer-6109924.html) zum Thema RISC-V und HPC.
MfG

Wörns

2021-06-22, 15:12:33

The Register: "Intel to put SiFive's latest CPU cores into 7nm dev system to woo customers to RISC-V (https://www.theregister.com/2021/06/22/sifive_performance_p550_intel/)"
MfG

mboeller

2021-07-15, 08:09:44

Huami Smartwatch SoC:

https://www.notebookcheck.com/Huami-Huangshan-2S-Neuer-Smartwatch-Prozessor-senkt-Stromverbrauch-um-93-Prozent-dank-RISC-V.550949.0.html

dazu kommt dann wahrscheinlich noch das neue ZeppOS:
https://www.notebookcheck.com/Zepp-OS-Huami-praesentiert-ein-Smartwatch-Betriebssystem-das-nur-55-MB-Speicher-benoetigt.551036.0.html

Badesalz

2021-07-26, 11:52:44

Heises Senf (https://www.heise.de/news/RISC-V-Nicht-mehr-nur-Mikrocontroller-sondern-auch-Supercomputer-6109924.html) zum Thema RISC-V und HPC.Ob das die wahren Problemfelder bei HPC abhandelt?...

Oder eher das hier?
https://www.youtube.com/watch?v=yMWpjjWHUs4

Benutzername

2021-08-04, 07:22:49

Raspberry Pi-Klon mit Allwinner RISC-V SoC:

RVboards Nezha für 99U$D (https://nf.cicig.co/product/1005002668194142/rvboards-nezha-the-first-mass-production-development-board-that-supports-64bit-risc-v-instruction-set-and-debian-system)

https://marketresearchtelecast.com/tried-risc-v-single-board-computer-rvboards-nezha-with-debian-linux/98055/

https://www.rvboards.org/index.php

Ist das dann ein
Raspberry V?
RISC-V Pi?
RISCberry PiV?

;)

Für 99U$D kann jeder mal in RISC-V reinschnuppern, der mag. So wie die Platine aussieht sollten auch einige Raspi Gehäuse passen und die Steckerleiste ist die gleiche wie auf dem Raspberry Pi.

Loeschzwerg

2021-08-04, 08:24:11

Zum ersten reinschnuppern vielleicht ganz nett, aber sonst kann der Allwinner D1 (Singlecore! Nur 1GHz!) halt einfach nix :freak: Ist mir für die gebotene Leistung auch zu teuer.

SavageX

2021-08-04, 10:39:52

Opprobrium

2021-08-04, 10:44:32

Zum ersten reinschnuppern vielleicht ganz nett, aber sonst kann der Allwinner D1 (Singlecore! Nur 1GHz!) halt einfach nix :freak: Ist mir für die gebotene Leistung auch zu teuer.
Sehebich ähnlich. Wäre vielleicht was für ein Pi-Hole oder einen mini always-on Fileserver für einen geteilten Dokumenteordnerboder so, aber selbst dann müsste man es sich als Investition in das Projekt schönreden. Was natürlich nichts falsches ist :smile:

Benutzername

2021-08-04, 14:38:53

Zum ersten reinschnuppern vielleicht ganz nett, aber sonst kann der Allwinner D1 (Singlecore! Nur 1GHz!) halt einfach nix :freak: Ist mir für die gebotene Leistung auch zu teuer.

Naja, bisher kosteten RISC-V Computer mehrere hundert Dollar. Von daher ist es schon ein Schritt in die richtige Richtung. Aber natürlich noch von konkurrenzfähig entfernt.

Frustrierenderweise hat der Allwinner D1 zwar Unterstützung für die Vector-Extension (ähnlich wie SSE und AVX - aber die Programmierung ist unabhängig von der "Breite" der Hardware-Implementierung) - aber leider gemäß eines veralteten Entwurfs (0.7.1) der Erweiterung. Man kann sich also etwas in die Denke der V-Extension hineinfuchsen, aber der Code wird nicht ohne Änderungen auf 1.0-Hardware laufen.

Das ist natürlich weniger schön.

Badesalz

2021-08-06, 07:40:13

Frustrierenderweise hat der Allwinner D1 zwar Unterstützung für die Vector-Extension (ähnlich wie SSE und AVX - aber die Programmierung ist unabhängig von der "Breite" der Hardware-Implementierung) - aber leider gemäß eines veralteten Entwurfs (0.7.1) der Erweiterung. Man kann sich also etwas in die Denke der V-Extension hineinfuchsen, aber der Code wird nicht ohne Änderungen auf 1.0-Hardware laufen.Was soll das dann bringen, selbst wenn es 1.0 wäre?

Ich ärgere mich fast schon durchgehend über diese erweiterte-ISA des x86-64, die schon ein Haswell hat. Und die Tflops meiner Graka, die ebenfalls keine Sau nutzt. Außer handverlesenen Programmen die ab xxx€ anfangen und Videocodern. Und Rendersoft, die 0.0001% der Anwendungsfälle auf dem Desktop ausmacht... Wenn man Daddelei mal rausnimmt.

Das Wissen um die Funktionen, ihre praktische, fähige Anwendung und dabei eine stark unterstützende IDE ist der Schlüssel für sowas.
So wirklich funktioniert das nur für iOS. Und nun M1. Dieser Paukenschlag liegt nicht einfach nur an irgendeinem vermeintlichen Wunderdesign. Die HW-Analyse des M1 ergab einiges interessantes in der Tiefe, nicht ansatzweise aber was von Alientech. Das ist nichtmal das halbe Bild hinter der Leistung.

Und bei HPC, wo die Betreiber sich nicht selten dafür selbst was bauen. Bei HPC ist diese Rechenleistung der CPU aber auch immer weniger wichtig.
Wir werden erst sehen wie weit das mit sowas wie dem A64FX reicht - der eigentlich eher eine Mainframe-CPU ist... - aber der KLARE Trend bei Exascale ist eigentlich der Durchsatz den die CPUs zu den GPUs (FP) oder den FPGAs/NV (KI/ML) ermöglichen (es gibt aber auch noch Cerebras die mit CS-2 zweifelsfrei erwachsen geworden sind).

Andererseits das Paradigma bei HPC, daß alles an Speicher im System, EIN Speicher ist. Das geht sogar bis zu cache coherencys zwischen CPUs und GPUs. So wie auch IBM z16/Power10 nun ausgelegt hat (und auch hier mit dem klaren Schwerpunkt Durchsatz).

Was soll RISC-V also wo tun? Es könnte, vielleicht, da reinrutschen wo bisher überall SoCs mit MIPS- und ARM-Kernen werkeln.
Könnte also schon sein, daß in 5 Jahren ein Plasterouter und ein PlasteNAS dann billiger in der Herstellung sind (aber nicht im Laden) und gleich schnell bei gleicher Perf/Watt wie ARM-Designs in 5 Jahren. Dann also richtig toll aufgeholt.

Ich würde mich sowas von freuen... RISC-V. Ich freu mich eigentlich jetzt schon sowas von für Marvell, NXP, TI, Renesas & Co. Sehr aufregend :usweet:

Loeschzwerg

2021-08-06, 09:08:01

Wir werden erst sehen wie weit das mit sowas wie dem A64FX reicht - der eigentlich eher eine Mainframe-CPU ist...

Momentan hat die klassische Mainframe Linie noch eine andere Arch/CPU und das wird mittelfristig auch noch so bleiben. Danach könnte ich mir zumindest etwas auf Basis der A64FX Entwicklung vorstellen, aber das steht letztendlich noch in den Sternen.

Unabhängig davon will natürlich auch die Entwicklung um RISC-V betrachtet werden. Machen die japanischen Kollegen sicher. Ich persönlich bin da zumindest genauso gespannt wie du :)

Badesalz

2021-08-06, 09:42:02

An sich ist das Vorhaben so gewesen, auch ohne Sarkasmus-Tags die Botschaft klar rüberzubringen :wink:

Momentan hat die klassische Mainframe Linie noch eine andere Arch/CPU und das wird mittelfristig auch noch so bleiben. Danach könnte ich mir zumindest etwas auf Basis der A64FX Entwicklung vorstellen, aber das steht letztendlich noch in den Sternen.Da gehört halt mehr als die CPU, wenn man vom Mainframe-Level spricht, aber Fujitsu hat halt auch schon bisschen Erfahrung. Alle anderen trauen sich das im Leben nicht.
Klassische Mainframes sind also bis mind. 2030 sicher.

Unabhängig davon will natürlich auch die Entwicklung um RISC-V betrachtet werden. Machen die japanischen Kollegen sicher. Ich persönlich bin da zumindest genauso gespannt wie du :)Fujitsu selbst wird es imho nicht interessieren. Die haben damit soviel zu der Entwicklung bei-getragen, daß sie wahrscheinlich für 10 Jahre nichtmal 1/4 der üblichen Lizenzierungskosten bezahlen müssen.

Die für die meisten irgendwie unsichtbaren Mips-Designs dagegen, zeichnen sich durchgehend durch eine grad so ausreichende Leistung bei einem extrem niedrigen Verbrauch aus. Sie sind auch relativ einfach zu integrieren und sie Werkzeuge für die Compiler sind wirklich gut.

Hinter den Kulissen kann es in paar Jahren spannender werden, aber da wo ich so walte, das ist vor den Kulissen ;), ist mir das relativ egal.
Heutzutage ist alles was OpenXXX ist, der baldige vollumfängliche Tod von x86.

Ja. Wir werden sehen.

Loeschzwerg

2021-08-06, 10:25:37

Da gehört halt mehr als die CPU, wenn man vom Mainframe-Level spricht, aber Fujitsu hat halt auch schon bisschen Erfahrung. Alle anderen trauen sich das im Leben nicht.

Jo, logisch. Migration zu einer anderen Arch sehe ich so schnell nicht, wenn überhaupt.

Fujitsu selbst wird es imho nicht interessieren. Die haben damit soviel zu der Entwicklung bei-getragen, daß sie wahrscheinlich für 10 Jahre nichtmal 1/4 der üblichen Lizenzierungskosten bezahlen müssen.

Möglich, bin ich zu wenig drin und da fehlen mir auch die Kontakte (noch zumindest, ich will ja rüber ^^).

Aber OK, wollen wir mal nicht zu sehr ins OT rücken :)

Edit: Falls es jemanden interessiert, das HiFive Unmatched ist in Stock und kann bestellt werden -> https://www.crowdsupply.com/sifive/hifive-unmatched

Benutzername

2021-09-07, 13:00:57

Ganz guter Übersichtsartikel über RISC-V:

"Behind the rumors of Intel's 12.8 billion acquisition of SiFive: RISC-V will compete with X86 and Arm"

https://min.news/en/tech/3c4288161c840b3b721e791e08c98ecf.html

Auch wenn die Nachrichten rechts nach Boulevard und Propaganda für das besteteste China aussehen.

Benutzername

2021-09-10, 00:21:05

https://www.heise.de/news/ARM-Alternative-Apple-entwickelt-RISC-V-Hardware-6183047.html

Apple sucht Leute mit RISC-V Erfahrung. Ich vermute die wollen damit ihre Basebands und andere "Infrastrukturchips" betreiben um ARM Lizenzkosten zu sparen.

und

2021-09-10, 15:24:44

6502, 68k, PPC, x86, ARM, RISC-V.

Benutzername

2021-09-10, 20:35:08

6502, 68k, PPC, x86, ARM, RISC-V.

Apple ist gerade erst im Prozeß des Wechsels auf ARM von intel und man hat auch reichlih Geld in den M1 und die A* Chips für die iDevices gesteckt. Ich persönlich sehe da noch keinen nahen Wechsel zu RISC-V für den Hauptprozessor.

und

2021-09-10, 20:42:02

Ich auch nicht, aber es folgt auf ARM.

robbitop

2021-09-10, 20:55:44

Benutzername

2021-09-10, 21:04:23

Apple ist bis daro unglaublich wendig was ihre CPU/SoC Design Abteilung angeht. Die sollte man nicht unterschätzen. Mit dem ARM Kauf durch NV wirkt eine offene ISA die auch sehr viel cleaner ist mittelfristig attraktiv.

Natürlich. In fünf Jahren oder so etwa könnte dann wieder ein Wechsel anstehen. Aber noch nicht nächstes oder übernächstes Jahr. Und bis in fünf Jahren stehen sowieso wieder eine Runde neuer Macs und für die meisten Apfelbenutzer an. bei den iDevices würde man den Wechsel sowieso nciht merken wegen des Appstores bis auf vielleicht ein paar Apps, die noch nicht von ARM weg sind. Und selbst dafür könnte Apple ja so eine art Rosetta anbieten.

und

2021-09-10, 21:05:27

Apple konnte viele Jahre, bei der Chip-Entwicklung, nicht in dem Tempo voran schreiten, wie sie's gerne getan hätten. Jetzt haben sie's selbst in der Hand. Bei annähernd gleicher bis besserer Performance gibt Apple den Vorteil nicht mehr aus der Hand - Ressourcen sind auch da. Je mehr Unabhängkeit sie erlangen, desto besser kann Hard- und Software der Produkte abgestimmt werden, desto konkurrenzfähiger kann man produzieren und mehr Gewinn generieren.

Benutzername

2021-09-27, 21:02:15

SiFive HiFive Unmatched heißt der nächste ITX RISC-V Computer für Entwickler:

https://www.sifive.com/boards/hifive-unmatched

https://www.mouser.de/ProductDetail/SiFive/HF105-000?qs=zW32dvEIR3vHEV%2FPYYkdMA==
https://www.mouser.de/new/sifive/sifive-hifive/

nur noch 572,57 €!

mboeller

2022-02-02, 08:03:02

Imagination hat anscheinend kostenlose RISC-V RVfpga "Developer-Kits" für Studenten bzw. Schüler, zumindest lese ich das so:

https://blog.imaginationtech.com/how-rvfpga-understanding-computer-architecture-will-give-under-grads-real-world-skills

https://university.imgtec.com/wp-content/uploads/2022/01/RISC-V-Brochure.pdf

Ganon

2022-02-08, 09:45:10

Intel investiert in RISC-V, wird Premium Member und unterstützt Chip-Startups:

https://www.zdnet.com/article/intel-invests-in-open-source-risc-v-processors-with-a-billion-dollars-in-new-chip-foundries/

https://www.intel.com/content/www/us/en/newsroom/news/intel-launches-1-billion-fund-build-foundry-innovation-ecosystem.html

Badesalz

2022-02-08, 12:42:50

Je mehr Unabhängkeit sie erlangen, desto besser kann Hard- und Software der Produkte abgestimmt werden, desto konkurrenzfähiger kann man produzieren und mehr Gewinn generieren.Ja. Exakt. Mein Reden,.
Das ist mir erst letztens aufgefallen, weil Safari (OSX) meinte es vertraut dem Zertifikat nicht und ich selbst entscheiden soll, ob ich die Seite besuchen will (klicke dann hier drauf und bestätige über dein Systempasswort) und immer nachdem ich das tat, bekam ich die Meldung, daß Safari der Seite nicht traut und ich den Besuch ggf. selbst entscheiden soll...

Sehr gut "abgestimmt". Da verzahnt sich diese Soft dermassen mit dem Rest des Systems, daß man das beim WinPC nicht für möglich hält. toi toi toi :uup:

konkretor

2022-08-21, 13:37:19

Pack das mal hier rein

https://www.heise.de/news/RISC-V-Prozessor-aus-China-LeapFive-NB2-verspricht-Raspi-Rechenleistung-7237368.html

registrierter Gast

2023-01-04, 20:46:52

Google stellt die ersten Weichen für RISC V Support in Android: https://m.gsmarena.com/google_proclaims_official_android_riscv_support-news-57076.php

Loeschzwerg

2023-01-16, 08:21:59

Test zum Visionfive 2 SBC (Starfive JH7110 SoC) bei Golem:
https://www.golem.de/news/visionfive-2-im-test-trotz-3d-grafik-keine-raspberry-pi-alternative-2301-171098.html

Der SoC hat eine PowerVR BXE-4-32-MC1 integriert. Die Softwarelandschaft ist leider noch eine komplette Baustelle, aber für Bastler/Entdecker sicher ein interessantes Spielzeug.

Marscel

2023-02-17, 19:03:54

Hat wer irgendwas von dem Star64 von Pine64 gehört? Erst wollten sie chinesisches Neujahr anpeilen, dann FOSDEM '23, aber auf allen mir bekannten Kanälen ists ruhig geworden.

mboeller

2023-08-07, 08:33:29

witzig:

432 RISC-V-Kerne; Effizienter Number-Cruncher aus Europa (https://www.hardwareluxx.de/index.php/news/hardware/prozessoren/60967-432-risc-v-kerne-effizienter-number-cruncher-aus-europa.html)

in GF12LPP Technologie; also im Grunde 14nm
2x 10w

Skysnake

2023-08-07, 13:09:56

Wie man es nimmt. An sich nen trauriger Vergleich. Trotz expliziten Fokus darauf ineffizienter als die Konkurrenz.

Aber der Abstand ist kleiner als ich erwartet hätte bei den nackten Zahlen. Mal schauen wie desaströs es in real world Anwendungen wird.

Exxtreme

2023-08-07, 13:45:27

Ja, in echten Anwendungen wird das noch schlechter aussehen. Risc ist da leider nicht sehr gut darin die theoretische Rechenleistung auf die Straße zu bekommen.

Dino-Fossil

2023-08-07, 13:54:09

Allerdings beim Vergleich im Artikel auch GloFo 12nm LPP vs TSMC 4N. Zumindest dürfte es relativ günstig zu fertigen sein...

Marscel

2023-08-17, 00:18:57

Eine Übersicht, wie krümelig StarFive VF2 noch performt: https://www.phoronix.com/review/visionfive2-riscv-benchmarks

Und ich dachte immer, dass der Raspberry Pi 400 schon seinen theoretischen Zahlen hinterherläuft, oder zumindest sich so anfühlt.

Skysnake

2023-08-17, 05:18:47

Autsch. Das ist ja wirklich deutlich langsamer als erwartet. Danke für den Link!

Ganon

2023-08-17, 08:15:00

Marscel

2023-08-17, 10:43:27

Kommt halt darauf an was man erwartet. Die CPU ist jetzt schon von den grundlegenden technischen Daten nicht schnell. Das Teil hat eine schmale in-order CPU, während die vom Pi eine verhältnismäßig dickere out-of-order CPU ist. Eine SIMD Einheit ist auch nicht vorhanden. Ein fairer Vergleich, rein auf technologischer Basis, wäre eine ARM A55 CPU bzw. Core.

JH7110, U74 Kerne, konzipiert 2018. Ok, vielleicht waren meine Erwartungen echt etwas zu hoch, ohne tiefer nachzugucken wollte ich für den Preis etwas auf ugf. Pi Niveau sehen.

Schade, ich dachte, dass man mittlerweile über die Phase der Kennenlernboards rausgekommen wäre.

Ganon

2023-08-17, 10:46:36

JH7110, U74 Kerne, konzipiert 2018. Ok, vielleicht waren meine Erwartungen echt etwas zu hoch, ohne tiefer nachzugucken wollte ich für den Preis etwas auf ugf. Pi Niveau sehen.

Naja, dann eher Milk-V? Damals kostete das SiFive Board >$600, jetzt nur noch ~$100. Milk-V kostet ~$9. edit: Man muss halt immer noch ein bisschen bedenken, dass man hier praktisch ein Start-Up mit einem jahrzehntelangen CPU-Designer vergleicht. Die RISC-V ISA hat auch nicht die Prämisse schneller als alles andere zu sein (wie auch immer eine ISA das können soll), sondern, dass die ISA frei verwendbar ist.

Also so Erwartungen wie: "Das muss jetzt Tag X schneller sein als Produkt Y" ist halt auch nicht wirklich etwas, worum es bei der ganzen Sache geht.

Schade, ich dachte, dass man mittlerweile über die Phase der Kennenlernboards rausgekommen wäre.

Sowas hier? https://www.sifive.com/cores/performance-p550

Marscel

2023-08-17, 10:56:32

Naja, dann eher Milk-V? Damals kostete das SiFive Board >$600, jetzt nur noch ~$100. Milk-V kostet ~$9

Cool, danke, kannte ich noch gar nicht.

Sowas hier? https://www.sifive.com/cores/performance-p550

Hab ich auch gerade angeschaut, also ja: vermutlich.

mboeller

2023-08-30, 06:46:44

RISC-V Tablet:
https://www.notebookcheck.com/Sipeed-Lichee-Pad-4A-kombiniert-RISC-V-CPU-mit-16-GB-RAM-und-16-10-Display.744500.0.html

Die CPU ist OoO @ max. 2.5GHz

https://www.xrvm.com/cpu-details?id=4056743610438262784

Compatible with RISC-V architecture, C910 adopts a 12-stage superscalar pipeline for enhanced arithmetic operations, memory access, and multi-core synchronization. It is configured with standard memory management units and can run Linux and other operating systems. With 3-issue and 8-executive deep out-of-order execution architecture and single/double-precision floating-point units, C910 is suited for artificial intelligence, 5G, edge server, and other applications with very high performance requirements.

Performance
5.8 DMIPS/MHz
7.1 CoreMark/MHz

und die GPU ist ein BXM-4-64 von Imagination (PowerVR)

=Floi=

2023-08-30, 14:06:59

Autsch. Das ist ja wirklich deutlich langsamer als erwartet. Danke für den Link!

Entwicklung der architektur kostet geld.

Milk-V kostet ~$9.

gibt es die in D auch zu dem kurs zu kaufen?

mboeller

2023-08-30, 20:33:32

RISC-V Tablet:
https://www.notebookcheck.com/Sipeed-Lichee-Pad-4A-kombiniert-RISC-V-CPU-mit-16-GB-RAM-und-16-10-Display.744500.0.html

Die CPU ist OoO @ max. 2.5GHz

https://www.xrvm.com/cpu-details?id=4056743610438262784

und die GPU ist ein BXM-4-64 von Imagination (PowerVR)

edit:
von der Firma Sipeed gibt es noch mehr; unter anderem ein RISC-V Board als Raspberry Pi 4B Konkurrenz mit gleicher oder gar besserer Performance:

https://sipeed.com/licheepi4a

Mordekai2009

2023-08-31, 11:11:50

GPU part ist deutlich überlegen, selbst bei RAM auch. Interessant.

konkretor

2023-09-04, 07:03:42

Hier mal wieder nen schöner Artikel zu der Vorstellung Risc-V bei der Hotchips 2023

https://chipsandcheese.com/2023/09/03/hot-chips-2023-sifives-p870-takes-risc-v-further/

mboeller

2023-09-04, 11:35:53

wie vergleichbar ist die Leistung?

The P870 and P870-A RISC-V cores are new cores from the SiFive Performance family compatible with the RISC-V RVA23 profile and succeeding the SiFive P670 core. The SpecINT2k6 benchmark reports 17 points per GHz on the P870 compared to 13.2 points per GHz for the P670 (comparable to the Arm Cortex-A78) or about a 29% higher performance at the same frequency.

https://www.cnx-software.com/2023/08/30/sifive-unveils-p870-high-performance-core-discusses-future-of-risc-v/

konkretor

2023-09-23, 06:38:05

HPC Design

https://meep-project.eu/media/news/meep-advanced-ip-development-platform-enabling-risc-v-based-hwsw-co-design-hpc-systems

Skysnake

2023-09-23, 14:11:00

Jaja, die Spanier... die sind echt super organisiert im Einwerben von Geldern. Da muss man den Hut ziehen.

Aber das Ding beeindruckt mich überhaupt nicht. Sorry, to little to late.

Vor allem wird da massig IP eingekauft und zusammengeklöppelt. Ich erwarte davon überhaupt nichts, wenn ich meinen Vögelchen trauen kann.

konkretor

2023-10-23, 13:00:02

Desktop Board

https://www.golem.de/news/sifive-designs-milk-v-will-risc-v-desktop-board-mit-16-kernen-2310-178713.html
https://community.milkv.io/t/introducing-the-milk-v-oasis-with-sg2380-a-revolutionary-risc-v-desktop-experience/780
Ab ca. 120 $

Was mich an dem Teil stört, wieso von SD Karte booten und nicht von SATA/NVME.

konkretor

2023-10-24, 20:46:30

Läuft gerade nicht gut für RISC-V

https://www.computerbase.de/2023-10/risc-v-aushaengeschild-sifive-kuendigt-vielen-mitarbeitern-und-stellt-sich-neu-auf/

Marscel

2023-10-24, 21:12:33

Naja, ich hab persönlich etwas Zweifel, ob ein Laden mit Wir machen RISC-V! irgendwas gewinnen wird. Wer soll denn der große Abnehmer sein? Gibt es Endnutzer? Vermutlich kaum, ein paar Leute in der Bastelecke können sich auch RPis und SpinOffs besorgen. Die interessiert die Architektur vermutlich nicht mal, oder nur akademisch, angesichts schnellerer, günstigerer oder besser verfügbarer Alternativen.

Firmen, die vielleicht wirklich einen Use-Case im großen Stil haben, und man sich die Patent- und Lizenzgebühren sparen will, aber sich gerade nicht traut, das selbst zu designen, aber immer noch günstiger mit wem wie SiFive ist? Wie groß ist der Markt da?

Skysnake

2023-10-25, 05:48:12

Interessant. Ich glaub die Popcorn time beginnt

konkretor

2023-11-08, 20:47:50

Mal sehen wie sich das Design in der Praxis schlägt

https://www.servethehome.com/ventana-veyron-v2-risc-v-cpu-launched-for-the-dsa-future/

konkretor

2023-11-10, 13:02:40

China hat da schon etwas

https://www.golem.de/news/cloud-computing-china-testet-risc-v-cluster-mit-tausenden-kernen-2311-179311.html
3000 Kerne, kleiner HPC Cluster

Marscel

2024-05-14, 19:57:08

Phoronix hat einen neuen 4C-RISC-V von einem Hoster im Benchmark: https://www.phoronix.com/review/scaleway-risc-v-cloud

Wie man es rechnet, auch hier nichts Überzeugendes.

Platos

2024-06-18, 23:31:01

Framework hat ein Mainboard angekündigt, dass einen RISC-V Prozessor beinhaltet. Es soll für Entwickler und Bastler gedacht sein: "This Mainboard is extremely compelling, but we want to be clear that in this generation, it is focused primarily on enabling developers, tinkerers, and hobbyists to start testing and creating on RISC-V. The peripheral set and performance aren’t yet competitive with our Intel and AMD-powered Framework Laptop Mainboards."

https://frame.work/blog/introducing-a-new-risc-v-mainboard-from-deepcomputing

Keine Ahnung, wie die CPU-Perfomance dabei aussehen wird. Aber interessant ist es trotzdem, dass in einem halbwegs modernen Laptop sowas kommen wird.

MSABK

2024-06-18, 23:44:09

Laut The Verge soll ein Raspberry 4 schneller sein.

Platos

2024-06-19, 03:34:42

:D

Wäre natürlich etwas schwach. Aber trotzdem mal interessant zu sehen, dass sowas überhaupt in einem "normalen" Gerät kommt. Also ok, so normal auch wieder nicht, falls es wirklich so schwach ist.

BlacKi

2024-06-19, 03:37:26

es fehlen halt alle möglichen instruction sets. ein kastrierter arm, ohne steroide. für die masse wird risc5 nichts werden.

robbitop

2024-06-19, 06:44:16

Das hast du auch im Nachbarthread geschrieben ohne jegliche Belege auf meine Nachfrage.
Zumal die Performance selten an SIMD scheitert. Die risc-v CPUs die es aktuell gibt sind nicht wegen des instruction sets nicht die schnellsten sondern wegen der CPU uArch. Da sitzen kleine Teams dran und da ist noch kaum Budget dahinter.

Jim Keller hatte SPEC Int Zahlen seiner CPU von Tenstorrent mit der der üblichen Wettbewerber verglichen und da war man absolut konkurrenzfähig.

mboeller

2024-10-03, 11:03:53

mal was lustiges:

https://www.notebookcheck.com/StarPro64-Neue-Entwicklerplatine-kann-KI-Modelle-stark-beschleunigen.896981.0.html

In den Chip integriert ist eine NPU, welche eine relativ hohe Leistung bietet. So lassen sich KI-Modelle Herstellerangaben zufolge mit bis zu 19,95 TOPS beschleunigen (INT8)

ziemlich viel NPU für so ein SoC

IMHO::
Das witzige daran, zumindest soweit ich das sehen kann ist "4Core RV64GC" ... zu RV64GC findet man aber nix, außer jede Menge FPGA-Info. Das sind also RISC-V "Kerne" die nur in einem FPGA implementiert sind.

SavageX

2024-10-04, 08:35:55

Das witzige daran, zumindest soweit ich das sehen kann ist "4Core RV64GC" ... zu RV64GC findet man aber nix, außer jede Menge FPGA-Info. Das sind also RISC-V "Kerne" die nur in einem FPGA implementiert sind.

Ne, RV64GC bezeichnet nur den Instruktionssatz, nicht dass das über FPGA umgesetzt wird:

- RV: RISC-V
- 64: 64-bittige Architekturvariante
- G ("general", für normale Linux-taugliche Systeme): Kurzform für IMAFD (I: Integer, M: Multiplikation und Division, A: atomare Instruktionen, F: 32-bittige Fließkommazahlen und D: 64-bittige doppelt-genaue Fließkommazahlen)
- C: Unterstützung für "compressed", 16-bittige Instruktionen

Marscel

2025-04-08, 19:49:27

In ein paar Wochen will Michael von Phoronix mal dieses Ding probieren: https://www.phoronix.com/news/Ubuntu-Linux-On-OrangePi-RV2

Zum Ky X1 findet man kaum was. Die Board-Seite promoted das Ding für irgendeinen AI-Shit, aber 8 Kerne und wohl als etwas besser als ein A55. Mit welchem Pi der letzten 5 Jahre sich das dann schlagen kann, da bin ich mal gespannt. Ubuntu out of the box hört sich immerhin mal convenient an.

Marscel

2025-04-24, 18:34:24

Das angeblich schnellste RISC-V-Board unter 100 Dollar steht etwa auf halber Höhe von einem RPi 400: https://www.phoronix.com/review/orange-pi-rv2-benchmarks

Kommt also immer noch nicht aus der akademischen Ecke raus.

Fusion_Power

2025-04-24, 18:43:30

es fehlen halt alle möglichen instruction sets. ein kastrierter arm, ohne steroide. für die masse wird risc5 nichts werden.
Was genau macht man nun eigentlich mit RISC-V? Mir scheint das für einen Endanwender aktuell relativ uninteressant zu sein, Open Source hin oder her. Wo soll die Reise hin gehen? Wirds in absehbarer Zeit Verbesserungen bezüglich Performance und Hardware/Software geben so dass RISC-V wirklich mal eine ernstzunehmende Alternative ist? Und wie lange wird das dauern?

Badesalz

2025-04-24, 18:57:15

Wäre, da sie MIPS nur zefleddert haben, eine interessante Alternative zu all den embedded ARMs.

Wäre -> könnte mal werden.

Marscel

2025-04-24, 19:00:40

Das steht in den Sternen.

Das beste, was der Plattform passieren könnte, ist vermutlich, dass die EU oder sonst ein Regulationsmaniac sich RISC-V greift und z. B. eine EN drüberkippt, um es dann wiederum woanders zu verwursten, z. B. um es irgendwann in KRITIS-Komponenten vorschreibt, oder sonst was, das 30 Jahre lang aufwärts kompatibel sein soll.

Ganon

2025-04-24, 20:30:19

Was genau macht man nun eigentlich mit RISC-V? Mir scheint das für einen Endanwender aktuell relativ uninteressant zu sein, Open Source hin oder her. Wo soll die Reise hin gehen? Wirds in absehbarer Zeit Verbesserungen bezüglich Performance und Hardware/Software geben so dass RISC-V wirklich mal eine ernstzunehmende Alternative ist? Und wie lange wird das dauern?

Tausche in deinem Text RISC-V mit ARM und du hättest die Frage genauso vor 20 Jahren stellen können.

Shink

2025-04-24, 21:06:54

Tausche in deinem Text RISC-V mit ARM und du hättest die Frage genauso vor 20 Jahren stellen können.
Palm OS war doch seit 2003 ARM-only (und bei Windows Mobile war ARM auch sehr verbreitet).

RISC-V hat den Vorteil, dass man gerade "alles" von x86 auf ARM umgestellt hat. Sollte sich RISC-V aus welchem Grund auch immer durchsetzen, wird der Schmerz der Umstellung etwas kleiner sein.

Fusion_Power

2025-04-24, 21:42:53

Tausche in deinem Text RISC-V mit ARM und du hättest die Frage genauso vor 20 Jahren stellen können.
Naja, mit "ARM" RISC konnte man aber sogar schon vor über 30 Jahren geilen Shice machen...

https://www.retro-computing.org/exhibit-photos/243/lg__MG_5394.jpg

Das, liebe Kinder ist ein Acorn Archimedes (https://de.wikipedia.org/wiki/Acorn_Archimedes). Lief mit RISC OS, war (hierzulande) nie so bekannt oder beliebt wie der Amiga aber man konnte trotzdem auch drauf zocken. Keine Ahnung was ein aktueller RISC-V so drauf hat aber wenn der zumindest das kann was der Archie schon vor 35 Jahren konnte, besteht zumindest die Hoffung dass daraus mal was großes wird. Wie ARM ja bewiesen hat.

Ich persönlich warte immer, bis zumindest Videodekodierung in Hardware voll unterstützt wird bevor ich mich wirklich begeistern kann. Bin da leider in der Vergangenheit oft enttäuscht worden, was aber meist nur an Linux lag.

Shink

2025-04-25, 14:53:49

Keine Ahnung was ein aktueller RISC-V so drauf hat aber wenn der zumindest das kann was der Archie schon vor 35 Jahren konnte, besteht zumindest die Hoffung dass daraus mal was großes wird.
Naja, ARM ist mehr RISC als RISC-V

Fusion_Power

2025-04-25, 15:29:53

Naja, ARM ist mehr RISC als RISC-V
Selbstverständlich. Ich wollte einfach mal den Werdegang von RISC heraus stellen der schlussendlich in modernen und leistungsstarken APUs endete wie den Apple M-CPUs.
Daher auch die Hoffnung dass aus RISC-V irgend wann mal was großes wird.

mboeller

2025-04-27, 19:55:32

https://www.notebookcheck.com/Muse-Pi-Pro-Neue-Alternative-zum-Raspberry-Pi-mit-RISC-V-M-2-und-PCIe.1006184.0.html

noch ein Board, aber >130 Euro

der SpacemiT M1 scheint ein 8-Core Soc mit 2GHz CPU-Kernen + IMG BXE-2-32 GPU zu sein. ... in 22nm!!

https://wiki.postmarketos.org/wiki/SpacemiT_Key_Stone_K1#:~:text=The%20SpacemiT%20Key%20Stone%20K1%2FM1%20is%20a%20 RISC-V,features%20support%20for%20the%20RISC-V%20Vector%20Extension%201.0.

https://www.spacemit.com/en/spacemit-x60-core/

Exxtreme

2025-04-28, 13:12:00

Selbstverständlich. Ich wollte einfach mal den Werdegang von RISC heraus stellen der schlussendlich in modernen und leistungsstarken APUs endete wie den Apple M-CPUs.
Daher auch die Hoffnung dass aus RISC-V irgend wann mal was großes wird.

Für sowas fehlt wahrscheinlich die Kohle. Und dann würde man auch noch mit x86-64 konkurrieren wollen. Und das ging praktisch noch nie gut aus. x86-64 ist nicht schlecht und nicht teuer genug, dass sich hier noch ein Konkurrent lohnt. RISC-V hat IMHO da eine Chance wo man sehr billige und sehr sparsame CPUs braucht, die von der Funktinalität her trotzdem nicht eingeschränkt sind.

Shink

2025-04-28, 13:25:50

RISC-V hat IMHO da eine Chance wo man sehr billige und sehr sparsame CPUs braucht
Oder wo man keine Lizenzgebühr zahlen möchte.
Das könnten dann neben einem akademischen Einsatz auch große Hersteller sein theoretisch. Ich denke da an so lustige Firmen wie Huawei, die teilweise am liebsten alles selbst machen.

two_smoking_barrels

2025-04-28, 16:52:21

Was genau macht man nun eigentlich mit RISC-V?
Ich versuch mal eine sinnige Antwort zu geben:

RISC-V wurde ursprünglich an einer Uni für akademische Zwecke entwickelt. Abseits der Forschung sind die Anwendungen für RISC-V ähnlich der Anwendungen der Cortex M-Series. Also bspw.:
- Steuergeräte (SPS, PAC, etc.)
- große Prozessoren haben oft irgendwelche (kleine) Coprozessoren, die irgendetwas im Hintergrund managen
- SSD-Controller (Phison E26 hat 2 ARM Cores als primäre cores und 3 RISC-V cores als Coprozessor)
- WLAN-Controller, Sensoren etc. Es gibt viele Anwendungen, wo ein Gerät selbst nichts berechnet, aber Daten auf eine Schnittstelle (wie USB) geschoben werden oder eine von einer Schnittstelle gelesen werden. Also bspw. ein Sensor, wo die Signalverarbeitung auf einen leistungsfähigen Host passiert. Dann bräuchte trotzdem ein Miniprozessor der der Daten auf eine Schnittstelle schiebt und das Protokoll managed.

Was RISC-V nicht beabsichtigt:
- ein tolles Konsumerprodukt zu sein, RISC-V Prozessoren sind weniger für Endkunden gedacht

robbitop

2025-04-28, 17:38:06

RISC-V ist einfach nur eine ISA (was für diese spricht ist, dass sie offen und lizenzgebührfrei ist - also keine Abhängigkeit von niemandem). Daraus kann man ein breites Spektrum an CPUs machen. Von super kleinen sparsamen bis zu ultra high performance cores. Die ISA spielt da eigentlich nur eine untergeordnete Rolle. Viel wesentlicher ist die uArch. 99% dessen sitzt ohnehin ab den decodern.
Tenstorrent (CEO ist niemand geringeres als Jim Keller) ist dabei ultra high performance cpus zu entwickeln die sie lizensieren wollen.

Fusion_Power

2025-04-28, 19:01:45

Für sowas fehlt wahrscheinlich die Kohle. Und dann würde man auch noch mit x86-64 konkurrieren wollen. Und das ging praktisch noch nie gut aus. x86-64 ist nicht schlecht und nicht teuer genug, dass sich hier noch ein Konkurrent lohnt. RISC-V hat IMHO da eine Chance wo man sehr billige und sehr sparsame CPUs braucht, die von der Funktinalität her trotzdem nicht eingeschränkt sind.
Klingt echt danach, yo.

Ich versuch mal eine sinnige Antwort zu geben:

RISC-V wurde ursprünglich an einer Uni für akademische Zwecke entwickelt. Abseits der Forschung sind die Anwendungen für RISC-V ähnlich der Anwendungen der Cortex M-Series. Also bspw.:
- Steuergeräte (SPS, PAC, etc.)
- große Prozessoren haben oft irgendwelche (kleine) Coprozessoren, die irgendetwas im Hintergrund managen
- SSD-Controller (Phison E26 hat 2 ARM Cores als primäre cores und 3 RISC-V cores als Coprozessor)
- WLAN-Controller, Sensoren etc. Es gibt viele Anwendungen, wo ein Gerät selbst nichts berechnet, aber Daten auf eine Schnittstelle (wie USB) geschoben werden oder eine von einer Schnittstelle gelesen werden. Also bspw. ein Sensor, wo die Signalverarbeitung auf einen leistungsfähigen Host passiert. Dann bräuchte trotzdem ein Miniprozessor der der Daten auf eine Schnittstelle schiebt und das Protokoll managed.

Was RISC-V nicht beabsichtigt:
- ein tolles Konsumerprodukt zu sein, RISC-V Prozessoren sind weniger für Endkunden gedacht
Danke, das wollte ich wissen. Dafür ist der "Hype" um RISC-V aber recht hoch wenn Endkunden damit gar nix anfangen können. Das ist nicht negativ gemeint, es freut mich immer wenn es ne Lösung gibt die die Zielgruppe glücklich macht. Und wenn RISC-V macht was es soll ist dann ja auch schon viel erreicht.