AMD - Pinnacle Ridge: Zen+ im April 2018 [Archiv]

w0mbat

2017-03-03, 16:53:24

So, mit Ryzen ist Zen, bzw. Summit Ridge, jetzt aus den Spekulationen in die Wirklichkeit entschwunden, also wird es Zeit für Spekulationen bezüglich des Nachfolgers :biggrin:

Passend dazu meldet die PCGH (http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/Zen-2-Pinnacle-Ridge-Release-Termin-1222222/) gerade, dass Zen+/Zen2 unter dem Codenamen "Pinnacle Ridge" Anfang 2018 erscheinen könnte, wobei alte Roadmaps sogar schon von Ende 2017 sprachen.

Speku:

Zen+ / Zen2 aka "Pinnacle Ridge"
8C/16T
Sockel AM4
Release: Anfang 2018

http://i.imgur.com/4V3HDCH.jpg

Neue Roadmaps:

https://s23.postimg.org/iwyt39dmz/AMD_Pinnacle_Ridge_Raven_Ridge.jpg (https://postimg.org/image/4109vo287/)

https://s23.postimg.org/t8b5vx5cb/AMD_Zen2_Pinnacle_Ridge.jpg (https://postimg.org/image/rt9l77493/)

https://videocardz.com/67362/amd-pinnacle-ridge-to-feature-up-to-8-zen2-cores

maximus_hertus

2017-03-03, 16:57:06

Zen "2" soll per Drop-In in bestehende AM4 Boards passen. Ansonsten sollen wohl einige Performancebremsen gelöst werden, AMD war da beim AMA sehr optimistisch.

Man wird sehen müssen, wie viel Skylake X "drauf packt" und wie viel mehr Zen 2 dann liefern müsste.

Naitsabes

2017-03-03, 17:17:28

Ob Zen+ bzw ein Zwischenschritt die CPU IP bei den neuen APUs stellen wird?
Ähnlich wie Trinity bereits etwas bessere Kerne erhalten hat.

Tobalt

2017-03-03, 17:46:20

Dann spekuliere ich mal entweder native 8 Kerner oder eine deutliche Verbesserung des Infinity Fabric.

Und zwar um für den Desktop ein besseres Produkt zu bauen

fondness

2017-03-03, 18:05:54

Ein nativer 12C kommt erst mit 7nm, das dürfte Anfang 2018 noch zu bald sein. Deshalb rechne ich auch weiterhin mit 8C/16T. Möglicherweise bleibt SR also das einzige Die mit Zen1-Kernen, wo natürlich vor allem eine schnelle time to market wichtig war um endlich wieder Desktop und Server vernünftig bedienen zu können.

Thunder99

2017-03-03, 19:15:25

Cache verbessern? Wäre doch möglich und vor allem Speichercontroller. Der hats nötig

mczak

2017-03-03, 19:24:09

Ich erwarte da eigentlich keine "grossen" Architekturänderungen. Also keine 256bit SIMD-Einheiten, nicht mehr Ausführungseinheiten etc. Lasse mich aber gerne überraschen :biggrin:.
Vielleicht ein paar Features die Zen fehlen - es fehlen z.B. offenbar x2apic, tsc deadline timer (wer braucht schon hpet...), evtl. TSX (wobei letzteres wohl doch einige Aenderungen bedingen würde).
Ausserdem das übliche Bugfixing hier, Tuning da.
Ach ja und ausserdem höhere offiziell garantierte Speichertaktraten insbesondere bei Vollbestückung - dass man da bei Summit Ridge sogar noch unter ddr4-2133 geht (das ist das langsamste das man überhaupt wirklich kaufen kann) finde ich ehrlich gesagt ziemlich erbärmlich.

reaperrr

2017-03-03, 20:19:26

Ach ja und ausserdem höhere offiziell garantierte Speichertaktraten insbesondere bei Vollbestückung - dass man da bei Summit Ridge sogar noch unter ddr4-2133 geht (das ist das langsamste das man überhaupt wirklich kaufen kann) finde ich ehrlich gesagt ziemlich erbärmlich.
Sehe ich auch so, das ist hoffentlich der erste Ansatzpunkt.

Wo man am Kern selbst am besten ansetzt hinsichtlich IPC kann ich nicht einschätzen (vielleicht zusätzliche Load- oder Store-Einheit?), aber solange der IPC-Sprung bei weniger als 10% liegt, muss prozessunabhängig die Taktbarkeit ebenfalls weiter verbessert werden.

w0mbat

2017-03-03, 20:50:36

Den Cache auf Vordermann bringen, eigenen IMC einbauen, insg. ca. 10% mehr IPC und dann taktraten von ~4,5GHz und es wäre perfekt :D

Grabhopser

2017-03-03, 20:57:16

Da die APU mit deinem gutem IMC steht oder fällt, hoffen wir mal, dass da auch was für Zen+ bei abfällt.

Das der Fabric nur mit Ram Takt läuft finde ich zudem eher strange....

IIRC wissen wir immer noch recht wenig über die Cache Performance von ZEN.

mczak

2017-03-03, 21:38:36

Wo man am Kern selbst am besten ansetzt hinsichtlich IPC kann ich nicht einschätzen (vielleicht zusätzliche Load- oder Store-Einheit?)

Also 3. AGU wäre nicht schlecht. Der Cache kann ja 2 Load + 1 Store, da wüden also 3 AGUs gut dazu passen...
Wobei da offenbar (?) dank der Stack-Engine Daten auch ohne AGU geladen/gespeichert werden können, die AGU also nicht wirklich vermisst wird.
Ich erwarte aber eh keine solch grosse Aenderungen (bei Zen+).
aber solange der IPC-Sprung bei weniger als 10% liegt, muss prozessunabhängig die Taktbarkeit ebenfalls weiter verbessert werden.
Da erwarte ich nicht allzu viel. Das Design ist nun mal für bis ~3.5Ghz ausgelegt, darüber hinaus ist es schon sehr ineffizient (sieht man auch beim Stylt-Artikel bei anandtech sehr schön). Will man mehr bräuchte man wohl entweder eine Architektur die für höhere Taktraten ausgelegt ist (eine solche hatte AMD schon mal...) oder aber evtl. könnte man die HDL-Libraries etwas Richtung weniger HD dafür mehr Takt tunen :-). Handoptimierung liegt wohl nicht drin...

5CH4CHT3L

2017-03-03, 21:54:48

Den Cache auf Vordermann bringen, eigenen IMC einbauen, insg. ca. 10% mehr IPC und dann taktraten von ~4,5GHz und es wäre perfekt :D
Mal nicht übertrieben ^^
aber mehr Overclocking Potential wäre schon nett, vielleicht 100MHz mehr Takt und so 200-300MHz mehr durchschnitts-OC und dazu noch Schwachstellen ausbügeln, dann wäre man fein dabei.
Zen+ wird sicherlich auch der Launch leichter fallen wenn die meisten Programme besser auf Zen zugeschnitten sind

Knuddelbearli

2017-03-03, 22:19:37

Ich würde ja fast drauf wetten das sie diesesmal nen eigenen Speichercontroller bauen statt einen fertigen einzukaufen, sollte gut was bringen was man bisher so sieht. Wobei damit rechen ich eigentlich schon für RR

iuno

2017-03-04, 01:04:25

Fertigung?
14 FF SOI, 10 oder gar 7 nm? :uponder:

Ravenhearth

2017-03-04, 01:29:21

Da erwarte ich nicht allzu viel. Das Design ist nun mal für bis ~3.5Ghz ausgelegt, darüber hinaus ist es schon sehr ineffizient (sieht man auch beim Stylt-Artikel bei anandtech sehr schön). Will man mehr bräuchte man wohl entweder eine Architektur die für höhere Taktraten ausgelegt ist (eine solche hatte AMD schon mal...) oder aber evtl. könnte man die HDL-Libraries etwas Richtung weniger HD dafür mehr Takt tunen :-). Handoptimierung liegt wohl nicht drin...

This. Aber es liegt nicht nur am Design Und den HD-Libraries, sondern auch am Prozess. Der ist einfach nicht auf so hohe Frequenzen ausgelegt wie der von Intel, und daran kann AMD kaum was ändern. Ryzen operiert an der Kotzgrenze (teilweise 1.475V für 4,1 GHz) und das wird mit 14nm LPP so bleiben.

Fertigung?
14 FF SOI, 10 oder gar 7 nm? :uponder:

Für Ende 2017 bzw. Anfang 2018 wird man bei 14nm bleiben, auch an SOI glaube ich nicht. Man wird höchstens versuchen, besser auf den Prozess zu optimieren.

mczak

2017-03-04, 02:17:57

Für Ende 2017 bzw. Anfang 2018 wird man bei 14nm bleiben, auch an SOI glaube ich nicht. Man wird höchstens versuchen, besser auf den Prozess zu optimieren.
7nm FinFet sind sowieso unmöglich, selbst die Roadmaps sagen 2H18 (also sieht man da sicher keine CPUs vor 2019). Und GloFo überspringt ja 10nm FinFet, also auch unmöglich (Ausweichen auf anderen Chipfertiger liegt ja wohl nicht drin). Das einzige ausser 14LPP das zeitlich passen würde wäre 22FDX. Der soll ja fast so gut sein wie 14LPP bei deutlich geringeren Kosten. Macht aber für eine Highend CPU auch null Sinn (der Prozess wäre was für einen Chip für Nintendo-Konsolen :D).
Vielleicht wird ja der 14LPP Prozess (und die dazugehörigen Libs) auch noch etwas besser, aber allzuviel liegt da wohl nicht mehr drin.

HOT

2017-03-04, 06:08:08

7nm FinFet sind sowieso unmöglich, selbst die Roadmaps sagen 2H18 (also sieht man da sicher keine CPUs vor 2019). Und GloFo überspringt ja 10nm FinFet, also auch unmöglich (Ausweichen auf anderen Chipfertiger liegt ja wohl nicht drin). Das einzige ausser 14LPP das zeitlich passen würde wäre 22FDX. Der soll ja fast so gut sein wie 14LPP bei deutlich geringeren Kosten. Macht aber für eine Highend CPU auch null Sinn (der Prozess wäre was für einen Chip für Nintendo-Konsolen :D).
Vielleicht wird ja der 14LPP Prozess (und die dazugehörigen Libs) auch noch etwas besser, aber allzuviel liegt da wohl nicht mehr drin.

Man koennte auf 14hp setzen uebergangsweise.

mczak

2017-03-04, 07:29:57

Man koennte auf 14hp setzen uebergangsweise.
Ach ja, den hatte ich gar nicht auf dem Radar. Man findet auch so gut wie gar nichts über den (na gut: SOI mit 14nm FinFet...), möglicherweise ist der auch IBM-exklusiv und nicht für andere Kunden verfügbar, genaues weiss man nicht? Jedenfalls scheint den GloFo nicht wirklich zu vermarkten...
Ansonsten würde sich der wohl nicht schlecht machen, was für einen Power9 (24 Kerne, 4Ghz) taugt kann auch für einen Zen nicht so schlecht sein :-).

dargo

2017-03-04, 09:33:49

Ist es schon 100% sicher, dass jeder aktuelle B350 und X370 auch Pinnacle Ridge unterstützen wird?

unl34shed

2017-03-04, 09:57:33

Die Chipsätze sollten nicht das Problem sein, sind ja nur noch I/O Hubs. Hier liegt die Arbeit bei den Herstellern, die müsste das BIOS ähm UEFI entsprechend updaten.

Der Sockel soll ja bis 2020 aktuell bleiben, also auch Zen2 aufnehmen.

dargo

2017-03-04, 10:08:16

Das hört sich schon mal sehr gut an. Meine Überlegung ist nämlich folgende... B350 Chipsatz mit relativ passender Stromversorgung + R5 1600X und 2018 bzw. 2019 den 6C/12T Ryzen gegen einen 8C/16T Ryzen+ ersetzen. Natürlich nur sofern es sich preislich lohnt und die Mehrleistung gegenüber Ryzen passabel ausfällt. Da müsste Ryzen+ schon mindestens 10% bei der IPC zulegen und am besten auch noch mit leicht höheren Taktraten kommen, auch beim 8 Kerner.

robbitop

2017-03-04, 10:45:16

dargo

2017-03-04, 11:04:24

Mich würde es jedenfalls nicht wundern, wenn die Latenz auf L3 und Memory durch I/O und die noch nicht reife SMT Unterstzung noch gute 15% "Spiele IPC" kosten. Zen (1) wirkt so, als wenn er in diesem Szenario "zurückgehalten" wird.

Erstmal muss SMT gepatcht werden. Wenn das richtig funktioniert liegt Zen 1 durchaus auf Broadwell-E Niveau in Spielen.
http://www.hardware.fr/articles/956-19/jeux-3d-gta-v-watch-dogs-2.html

Edit:
Den NV-Treiber sollte man auch nicht vergessen. Mal sehen wie lange NV braucht um den anzupassen.

LadyWhirlwind

2017-03-04, 11:16:32

Mich würde es jedenfalls nicht wundern, wenn die Latenz auf L3 und Memory durch I/O und die noch nicht reife SMT Unterstzung noch gute 15% "Spiele IPC" kosten. Zen (1) wirkt so, als wenn er in diesem Szenario "zurückgehalten" wird.
Durch reiferen Prozess und ein paar Optimierungen erwarte ich für Pinnacle Ridge zusätzlich noch ein wenig mehr Takt. Am Ende ist es nicht unrealistisch dass man durch die Summe aus beidem gute 20-25% Performance in Spielem holen kann.
Ein bisschen wie FX8150->8370.

Die mArch scheint außerhalb latenzkritischer Szenarien dieses Mal wirklich sehr sehr gut zu sein.

Eigentlichwollte ich mir ja einen 1700x holen im April wenn Vega da ist und mir ein neues System bauen. Aber ich überlege mir jetzt ersthaft, ob ich mir nicht nur einen 1700 hole und diesen dann im nächsten Jahr gegen einen Zen2 austausche. Dann dürfte ich wohl ein System haben an dem ich sehr lange Freude habe. Oder wenn die Leistung noch tut, warte ichauf die erste 7nm CPU, die sollte ja auch noch in den AM4 Sockel passen, oder?

PrivateCeralion

2017-03-04, 11:59:16

Eigentlichwollte ich mir ja einen 1700x holen im April wenn Vega da ist und mir ein neues System bauen. Aber ich überlege mir jetzt ersthaft, ob ich mir nicht nur einen 1700 hole und diesen dann im nächsten Jahr gegen einen Zen2 austausche. Dann dürfte ich wohl ein System haben an dem ich sehr lange Freude habe. Oder wenn die Leistung noch tut, warte ichauf die erste 7nm CPU, die sollte ja auch noch in den AM4 Sockel passen, oder?

Laut AMD werden die Zukünftigen Zen iterationen auf AM4 passen, bis es DDR5 gibt. Ich glaube der 1700 und der 1700X ist eine gute Wahl. (Der 1700 muss selbstverständlich übertaktet werden :D)

SavageX

2017-03-04, 12:05:43

Na, ich wäre mit Überlegungen zu potentiellen Aufrüstungen erstmal vorsichtig. Schön, wenn AMD etwas länger beim AM4 bleiben will - das heißt aber nicht, dass alle AM4-Bretter tatsächlich so gut vom Hersteller gepflegt werden, dass da keine Probleme zu erwarten sind.

Ich hatte da schon meinen Spaß mit FM2+: Mein MSI A88XM-E45 habe ich ursprünglich mit einem Richland ausgestattet und wollte dann auf Godaveri modernisieren (hauptsächlich für die iGPU) - ist aber nicht, das Teil geht nur hoch bis Kaveri: https://de.msi.com/Motherboard/support/A88XM-E45.html#support-cpu - und ja, mit Godaveri läuft das Ding nicht richtig stabil, wenn man Forenberichten trauen kann. MSI verkauft einem aber gern ein A88XM-E45 *v2*... (dessen BIOS hat jemand auch mal auf v1 gewürgt, soll auch angeblich funktioniert haben, aber das ist IMO mit Vorsicht zu genießen).

Kauft, was euch jetzt glücklich macht, freut euch, wenn ihr das System später noch aufrüsten könnt - aber so richtig planbar ist das Leben mit einer zukünftigen Mystery-CPU halt nicht.

dargo

2017-03-04, 13:19:10

maguumo

2017-03-04, 14:42:23

Ist das denn mit FM2+ oder früheren Boards/Chipsätzen überhaupt noch vergleichbar? Bei AM4 übernimmt der Chipsatz doch nur noch I/O Kram, also sollte es doch eigentlich keinerlei Kompatibilitätsprobleme mit zukünftigen CPUs geben?

Skysnake

2017-03-04, 16:19:43

ich mach mal nen abo ;)

cyrusNGC_224

2017-03-04, 18:39:54

Natürlich nur sofern es sich preislich lohnt und die Mehrleistung gegenüber Ryzen passabel ausfällt. Da müsste Ryzen+ schon mindestens 10% bei der IPC zulegen und am besten auch noch mit leicht höheren Taktraten kommen, auch beim 8 Kerner.Macht mal nicht solche Höhenflüge! Intel hat mit mehreren Teams pro Generation nicht mal 5% geschafft.

Ryzen hat diese "Defizite" bisher ja nur bei Spiele Kram und der ein oder anderen Cacheintensiven Anwendung. Wo so richtig Leistung gefordert ist, da läuft er wohl sehr gut fast an Intel ran.

iuno

2017-03-04, 18:45:26

Intel hat einiges mehr geschafft, genau dort wo der Fokus lag (mobile und IGP).
Und AMD hat auch noch viel mehr aus Bulldozer gemacht, als es zu Beginn war. Man darf schon erwarten, dass eine neue Iteration was bringt, sonst wuerden sie es gleich lassen, weil es sich auch nicht lohnt.

HOT

2017-03-04, 18:48:37

Zen2 wird für AM4 sicherlich unproblematisch. Ich denke ja auch, dass schon RR Zen2-Kerne haben wird. Trinity hatte auch PD-Kerne und keine BD-Kerne.
Erst die 7nm-Generation bringt ne neue APU, ich denke, hier wirds wieder ne neue Plattform geben, also Zen3.

robbitop

2017-03-04, 19:01:40

Wobei man sagen muss, dass PD ja auch nur gefixte BD Kerne und keine echte neue mArch waren. :)

Knuddelbearli

2017-03-04, 21:45:04

Ravenhearth

2017-03-05, 02:29:43

Zen2 wird ja auch sicher keine neue mArch sondern die am tiefsten hängenden Früchte werden jetzt erstmal abgeerntet. Speichercontroller, eventuelle Cache Probleme usw. da kann RR dann auch Zen1,5 sein und Zen2 dann eben Zen2. Mehr AVX würde ich erst bei Zen3 mit rechnen.
Ja, denke ich auch. Unter 14nm wird es eher nur Detailänderungen geben, aber mit 7nm wird man ordentliche Freiräume bei Größe und Stromverbrauch haben, das wird man nicht "verplempern" um 16 Kerne in 95W zu stopfen. :D Da kann AMD dann schön die Kerne richtig aufbohren, verbreitern, usw.

robbitop

2017-03-05, 08:14:53

HOT

2017-03-05, 09:56:50

Also PinnacleRidge mit Zen2 = Zen+ = optimierte Zen-Kerne ohne große funktionelle Erweiterungen und sicherlich optimiertes Zepplin-Die. 14HP möglich, aber alles andere als sicher (Zugriff darauf besteht sicherlich, der Prozess gehört GloFo). Plattform ändert sich mit sehr hoher Wahrscheinlichkeit nicht, es gibt keinen Grund dafür.

Zen3 hat sicherlich 256Bit FPU und entsprechende Cache-Struktur und AVX512 an Bord und wird ein 12-Kern - 7nm-Die bzw. eine 6-8-Kern-7nm APU - je nachdem ob man die Modulgröße von 4 auf 6 erhöht, oder einfach 2-3 Module verbaut.

Knuddelbearli

2017-03-05, 15:52:04

Wobei man sagen muss, dass AVX mit 256bit eh nur in ganz wenigen Fällen ein Vorteil ist. IMO ist das @fullspeed schon Platzverschwendung auf dem DIE. War schon eine gute Entscheidung, das zunächst wegzulassen.

Kommt halt drauf an welchen Markt man anvisiert. Für die ganz großen Server sehe ich AVX schon als muss, da dort die Software eh angepasst wird.

LadyWhirlwind

2017-03-05, 16:02:14

Kommt halt drauf an welchen Markt man anvisiert. Für die ganz großen Server sehe ich AVX schon als muss, da dort die Software eh angepasst wird.

Wenn ich mich richtig Erinnere gab es mal eine Aussabe von AMD, dass sie den 1 und 2 Sockel-Server Markt anvisieren.

Foobar2001

2017-03-05, 16:40:21

Web-Server brauchen in der Regel kein AVX, das ist eher was fuer HPC.

Knuddelbearli

2017-03-05, 17:00:33

Wenn ich mich richtig Erinnere gab es mal eine Aussabe von AMD, dass sie den 1 und 2 Sockel-Server Markt anvisieren.

Ja jetzt da man ohne AVX eh keine Chance hat und sowieso erstmal überhaupt wieder in der Markt kommen muss. Mit Zen2 oder eher Zen3 wird man sicher auch wieder den großen Prestigeträchtigen Serverbereich anvisieren und dafür Fullspeed AVX 512 verbauen.

fondness

2017-03-05, 17:41:59

Fullspeed AVX 512 ist bei diesen High-Clock low latency CPUs völlige Verschwendung und der falsche Ansatz IMHO. AMD wird für den Servermarkt GPUs verbauen und vermutlich bei einer 128bit FPU bleiben. Man sieht ja schon bei den Intel CPUs mit einer 256bit FPU, wie hier sämtliche TDP-Grenzen gesprengt werden. Das ist einfach nicht effizient.

gmb

2017-03-05, 17:49:08

Man sieht ja schon bei den Intel CPUs mit einer 256bit FPU, wie hier sämtliche TDP-Grenzen gesprengt werden. Das ist einfach nicht effizient.

Weshalb ist das nicht effizient?

Knuddelbearli

2017-03-05, 18:14:39

Frage ich mich auch. Doppelte Leistung bei ca 30% mehr Verbrauch und 1-2% mehr Transistoren, aber halt nur wenn AVX voll genutzt wird aber wenn nicht sinkt ja auch der Verbrauch.

robbitop

2017-03-05, 18:17:05

Es kostet halt ziemlich viele Transistoren und bringt nur in wenigen Anwendungen etwas. Zumindest dieser Aspekt ist aus heutiger Sicht nicht effizient.

Skysnake

2017-03-05, 18:23:16

Naja, AVX ist schon noch besser als ne iGPU aus CPU Sicht. Mit AVX muss ich oft nur neu compilieren, und eventuell den Code anpassen, der dann aber wohl auch mit AVX512 usw usf läuft.

Bei xGPUs muss ich immer alles neu schreiben....

LadyWhirlwind

2017-03-05, 19:28:29

Bei der aktuellen Preisstrategie wird sich AMD gut überlegen was man einbaut und was es kostet (Entwicklung und Die-Fläche) und wird wohl auch in Kauf nehmen, dass man gewisse Aufträge nicht kriegt, weil man eine gewisse Funktion nicht bietet.

Knuddelbearli

2017-03-05, 20:27:49

Sag ich ja ist dann was für Zen2 oder eher Zen3 sobald man den Fuss wieder im Geschäft drinn hat.

reaperrr

2017-03-06, 02:04:33

Sag ich ja ist dann was für Zen2 oder eher Zen3 sobald man den Fuss wieder im Geschäft drinn hat.
IMO frühestens Zen3, weil das vermutlich auch mit dem Shrink auf 7nm einhergeht. In 14nm (egal ob LPP oder HP) wird AMD diese Investition nicht tätigen, und Zen+/2 wird mMn noch 14nm sein.

PrivateCeralion

2017-03-06, 02:34:41

Ich Check echt nicht, warum in Foren immer so auf AVX512 herumgeritten wird. Das benutzt man doch eh nur, wenn man Xeon Phis besitzt. Und die sind ne absolute Nische, da Grafikkarten ein besseres Preis Leistungs und Performance/Watt Verhältnis haben. Außerdem kostet der Intel Compiler (ohne den ein Xeon Phi nichts bringt) Geld.

Skysnake

2017-03-06, 08:27:36

Skylake hat auch AVX512 ;)

anddill

2017-03-06, 08:55:38

Laut c´t ist Zen2 übrigens parallel zu Zen1 entwickelt worden und soll sehr bald fertig sein.

deekey777

2017-03-06, 10:16:17

Laut c´t ist Zen2 übrigens parallel zu Zen1 entwickelt worden und soll sehr bald fertig sein.
https://www.heise.de/ct/ausgabe/2017-6-Von-Rap-und-Rock-3638004.html
Zen 2 wurde parallel zu Zen entwickelt und nähert sich der Prototyp-Phase und Zen 3 ist auch schon längst in Arbeit – da kann man noch allerhand erwarten. Von Intel allerdings auch, und das trifft vor allem für den Serverbereich zu.

Und wie c't hervorhebt: AMD muss wieder in den Server-/HPC-Markt zurück.

Knuddelbearli

2017-03-06, 11:13:16

Würde mich auch wundern wenn nicht oO
Intel hat inzwischen ja auch 6 Jahre pro Architektur ( 2 Teams die sich abwechseln und inzwischen hält so eine Architektur ja gut 3 Jahre )
Frage ist halt was mit RR ist. Zen2 mit 16 Kernen werden wir wohl nicht mehr in 14nm sehen, also frühestens 2019, eventuell kommt RR aber schon vorher damit, in 14nm.

Screemer

2017-03-06, 11:23:18

https://www.heise.de/ct/ausgabe/2017-6-Von-Rap-und-Rock-3638004.html

Und wie c't hervorhebt: AMD muss wieder in den Server-/HPC-Markt zurück.
Das sollte mit 64 Kernen pro 2s node doch klappen. Die Effizienz scheint ja bis 3ghz super zu sein.

mboeller

2017-03-06, 12:20:52

Ja jetzt da man ohne AVX eh keine Chance hat und sowieso erstmal überhaupt wieder in der Markt kommen muss. Mit Zen2 oder eher Zen3 wird man sicher auch wieder den großen Prestigeträchtigen Serverbereich anvisieren und dafür Fullspeed AVX 512 verbauen.

Server <-> AVX512

ich glaube du verwechselst da was. Und für HPC kommen doch die Highend-APUs mit integrierter GPU bzw. GPU auf dem Interposer.

außerdem bringt AVX512 oder auch die nur 256bit breite Version nicht so viel. Sogar bei HPC ist der Vorteil meistens gering. Siehe ARM

http://www.fujitsu.com/global/Images/armv8-a-scalable-vector-extension-for-post-k.pdf

http://semiaccurate.com/2016/09/07/arm-adds-2048-bit-vectors-v8a-sve/
(nach unten scrollen + den 128bit Speedup bitte vom 256bit und 512bit Speedup abziehen)

... ist zwar eine andere Architektur, sollte sich aber ähnlich verhalten wie bei X86-SIMD

HOT

2017-03-06, 17:02:55

Skylake hat auch AVX512 ;)

Nur der EP. Der bekommt (deshalb?) auch ne neue Cache-Hierarchie.

Bei AMD wird AVX512 aber erst mit Zen3 Einzug halten.

Keine CPU wird mMn AVX512 in Fullspeed implementieren, das wär wahnsinn.

Felixxz2

2017-03-06, 17:55:10

AMD wird wohl kaum AVX512 verbauen, wenn man gleichzeitig die APUs im Programm hat. Da ergeben sich mit CPU+GPU auf einem Die + HBM ja auch gabz neue Vorteile ggnü. Beschleunigerkarten.

Skysnake

2017-03-06, 18:18:00

AVX512 ist aber deutlich einfacher zu nutzen. AMD müsste es halt mal gebacken bekommen die iGPU für Offloading einzusetzen, wenn man vektorisierten Code hat...

Das ist an sich in den Compilern ja schon vieles da, um das zu supporten. Die Ursprünge kommen ja auch aus dedizierten FP-extensions.

Nur der EP. Der bekommt (deshalb?) auch ne neue Cache-Hierarchie.

Bei AMD wird AVX512 aber erst mit Zen3 Einzug halten.

Keine CPU wird mMn AVX512 in Fullspeed implementieren, das wär wahnsinn.
Wie AVX512 implementiert ist, ist meines Wissens nach nicht klar. An sich hätte es aber schon etwas, wenn man die 2xAVX256 zu einer AVX512 zusammenschliesen könnte, da man dann schlicht auf Cachelines arbeiten könnte.

Aber gut, da gehen die Meinungen sicherlich auseinander.

EDIT:
Kann sein, dass der Cache auch deswegen umorganisiert wird. Zumindest bei Haswell-EP ist es so, dass der L1 ein Bottleneck ist, da er entweder mit den Registern oder dem L2 Daten austauschen kann.... Das ist ziemlich beschneiden.... Um die maximale Leistung zu erreichen im Throughput muss man daher sehr wahrscheinlich auf dem L1 Cache-blocking machen statt auf dem L2. Das ist apriori überhaupt nicht klar und wird kaum jemand machen und damit wohl sogut wie immer performance verlieren.

S940

2017-03-06, 19:43:38

Nur der EP. Der bekommt (deshalb?) auch ne neue Cache-Hierarchie.

Bei AMD wird AVX512 aber erst mit Zen3 Einzug halten.

Wegen mir kann AMD gerne darauf verzichten, bläht die x86-Kerne doch zu stark auf. Dann lieber gleich mehr 128Bit-Kerne.

S940

2017-03-06, 19:48:44

Laut c´t ist Zen2 übrigens parallel zu Zen1 entwickelt worden und soll sehr bald fertig sein.
Naja "parallel entwickelt" ... das wird ne Revision C mit diversen Tweaks sein, halt wie bei Bulldozer.

Ich bin Rev. C Fan, die waren bei AMD immer gut ;) ;)

fondness

2017-03-15, 11:13:25

Neue Roadmaps:

https://s23.postimg.org/iwyt39dmz/AMD_Pinnacle_Ridge_Raven_Ridge.jpg (https://postimg.org/image/4109vo287/)

https://s23.postimg.org/t8b5vx5cb/AMD_Zen2_Pinnacle_Ridge.jpg (https://postimg.org/image/rt9l77493/)

https://videocardz.com/67362/amd-pinnacle-ridge-to-feature-up-to-8-zen2-cores

Bitte im ersten Post einfügen. :)

gmb

2017-03-15, 11:35:52

Da steht aber nichts von Zen+ oder gar Zen2.

M4xw0lf

2017-03-15, 11:37:31

Da steht aber nichts von Zen+ oder gar Zen2.
Pinnacle Ridge.

Unicous

2017-03-15, 11:40:54

Da steht aber nichts von Zen+ oder gar Zen2.

Wir sind hier nicht im Kindergarten. Gehirn anschalten bevor man postet.

Wenn überhaupt könnte das maximal darauf hinweisen, dass Zen+ kein neues Design ist sondern ein neues Stepping mit in Hardware aktivierten Features, wie es auch bei Piledriver der Fall war.

BoMbY

2017-03-15, 11:44:21

Pinnacle Ridge ist für mich nicht das was mal "Zen+" genannt wurde. Ich würde für nächstes Jahr höchstens mit einer Revision rechnen. Also eventuell mehr Takt, besserer Memory Controller, stabileres Infinity Fabric, usw. Also sicher schon eine ordentliche Verbesserung gegenüber Summit Ridge, aber ich würde den nächsten großen Schritt eher zusammen mit GloFo 7nm erwarten, und das wird Pinnacle Ridge wohl nicht.

dildo4u

2017-03-15, 11:45:44

Naja Ryzen hat sich ordentlich verspätet wäre jetzt nich so verwunderlich wenn der Nachfolger bald danach kommt.

http://abload.de/img/amdzenroadmap_678x452mvsec.jpg

Intel hatte ja z.b 4 Core Broadwell und kurz danach Skylake.

Unicous

2017-03-15, 11:48:40

Au ja. Ein Quartal ist ja auch wirklich fast eine Ewigkeit.:rolleyes:

gmb

2017-03-15, 12:00:46

Wir sind hier nicht im Kindergarten. Gehirn anschalten bevor man postet.

Da steht immer noch nichts von Zen+. Das Starthema sollte dahingehend berichtigt werden.

Naja Ryzen hat sich ordentlich verspätet wäre jetzt nich so verwunderlich wenn der Nachfolger bald danach kommt.

Bald danach ist gut. Da sich Ryzen verspätet hat, werden sich auch die Nachfolger verspätet haben, jedenfalls ist die Wahrscheinlichkeit sehr hoch.

Der Vergleich mit Intel bringt dir nichts. Skylake und Broadwell kommen von zwei unterschiedlichen Teams, Broadwell hat sich außerdem durch die Fertigung verspätet und als Nachfolger konnte man Broadwell nie bezeichnen für Desktop, es gab nur die edram Modelle.

Unicous

2017-03-15, 12:04:17

Hör endlich auf so schlecht zu trollen, niemand macht deine Kindergartenspiele hier mit.:rolleyes:

Der_Korken

2017-03-15, 12:31:23

Da steht ja nur was von "Zen"-Kernen (statt "Zen+"). Das könnte ja auch heißen, dass sich an den Kernen gar nichts ändert, sondern einfach nur der Uncore und MC überarbeitet wird. Ersteres scheint ja momentan die Achillesferse zu sein, während die Kerne selbst sehr ordentlich performen. Ein vom Speichertakt entkoppeltes IF mit z.B. fixen 2Ghz und deutlich niedrigere Latenzen des MC (auf Intel ist da noch extrem viel Luft) dürften für einen ordentlich Schub in Benches sorgen, wo Zen momentan schlecht aussieht.

dargo

2017-03-15, 12:47:47

Naja Ryzen hat sich ordentlich verspätet wäre jetzt nich so verwunderlich wenn der Nachfolger bald danach kommt.

Irgendwo stand, dass Pinnacle Ridge und Summit Ridge parallel entwickelt wurden. Wenn ich jetzt nur wüsste wo ich das aufgeschnappt habe? :uponder:

Edit:
Ich werde alt... im selben Thread eine Seite zuvor. X-D
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11311523&postcount=52

Duplex

2017-03-15, 14:19:48

Man kann mit 20% mehr Performance rechnen, >10% mehr Takt und 10-15% mehr IPC.

Tru

2017-03-15, 14:27:34

Wenn jemand die Wasserzeichen von VC nicht mag: https://www.ptt.cc/bbs/PC_Shopping/M.1489485641.A.214.html

Der_Korken

2017-03-15, 14:28:38

Man kann mit 20% mehr Performance rechnen, >10% mehr Takt und 10-15% mehr IPC.

10% mehr Takt glaube ich nicht, sofern die Kerne nicht kräftig überarbeitet werden. Viel mehr als die 4Ghz holt Intel mit ihrer überlegeneren 14nm-Fertigung auch nicht raus. Und 10-15% IPC höchstens in Spielen aber nicht überall. Und auch nur, sofern durch Patches o.ä. keine Performance mehr aus den jetzigen CPUs rausgeholt wird.

Screemer

2017-03-15, 14:31:12

Das inter-ccx-bottleneck könnte sich sicher mit PR fixen lassen. Dazu noch was am Speicherinterface gedreht und man bat schon einiges gewonnen.

X.Perry_Mental

2017-03-15, 16:02:21

Laut c´t ist Zen2 übrigens parallel zu Zen1 entwickelt worden und soll sehr bald fertig sein.

Was bedeutet das? Wenn beide mehr oder wenig gleichzeitig für den selben Markt entwickelt werden (also Desktop mit 8C16T, 65-95W, AM4), kann AMD hier doch keine wirkliche Erfahrung mit dem fertigen Zen1 Silizium in Zen2 einfließen lassen, oder?
Für mich klingt das fast so, als ob man ganz bewusst ein einfacheres Design in Zen1 umgesetzt hat, um so schnell wie möglich etwas verkaufen zu können. Auf die Unterschiede im Design bin ich dann mal sehr gespannt.
Grüße: Perry

nullpunkt

2017-03-15, 16:06:11

Was bedeutet das? Wenn beide mehr oder wenig gleichzeitig für den selben Markt entwickelt werden (also Desktop mit 8C16T, 65-95W, AM4), kann AMD hier doch keine wirkliche Erfahrung mit dem fertigen Zen1 Silizium in Zen2 einfließen lassen, oder?
Für mich klingt das fast so, als ob man ganz bewusst ein einfacheres Design in Zen1 umgesetzt hat, um so schnell wie möglich etwas verkaufen zu können. Auf die Unterschiede im Design bin ich dann mal sehr gespannt.
Grüße: Perry
was angesichts des budgets von amd nur logisch wäre. gleichzeitig macht es ein komplett unabhängiges entwickeln von zen2/+ unwahrscheinlich, dafür fehlt schlicht die kapazität an man-power und know-how. das werden evolutionen sein, die revolution haben wir gerade.

5CH4CHT3L

2017-03-15, 16:13:16

Was bedeutet das? Wenn beide mehr oder wenig gleichzeitig für den selben Markt entwickelt werden (also Desktop mit 8C16T, 65-95W, AM4), kann AMD hier doch keine wirkliche Erfahrung mit dem fertigen Zen1 Silizium in Zen2 einfließen lassen, oder?
Für mich klingt das fast so, als ob man ganz bewusst ein einfacheres Design in Zen1 umgesetzt hat, um so schnell wie möglich etwas verkaufen zu können. Auf die Unterschiede im Design bin ich dann mal sehr gespannt.
Grüße: Perry
Wenn sie komlett unabhängig arbeiten würden wäre Zen+ ja eine komplett neue Architektur, und das ist 100% nicht der Fall.
Es wird eher der "Zen-Hotfix" von der Hardwareseite

Unicous

2017-03-15, 16:18:22

Das machen AMD, Intel, Nvidia, und Co. seit Jahrzehnten so. Man hat mehrere Design-Teams z.T. auf der Welt verstreut ( bei Intel ist es z.B. USA und Israel) die gleichzeitig an verschiedenen Konzepten forschen, die aber auch aufeinander aufbauen und sich gegenseitig befruchten können.

Während man also anfangs die Design-Ziele festlegt werden die Teams dann aufgeteilt und man arbeitet entweder an verschieden Konzepten oder trennt sich erst später auf nachdem das Design des ersten Konzepts fertig ist und die roadmap für die nächsten Generationen klar ist.

Und natürlich fängt man nicht sofort an alle Features und Ideen hineinzustopfen und zu hoffen, dass am Ende ein funktionierendes Produkt daraus wird.
AMD hat aber in der Tat in der Vergangenheit immer wieder Features im Silizium implementiert, dass erst in der nächsten Generation aktiviert wurde oder gar erst richtig funktioniert, nachdem man damit experimentieren konnte. Das kriegt man als Außenstehender natürlich meist nicht mit, außer wenn das gleiche Silizium auf einmal Funktionen beherrscht, von denen vor einem Jahr noch nicht gesprochen wurde. In der Zwischenzeit hat man dafür Software bzw. Microcode geschrieben, Errata gefixed oder workarounds gefunden und ist nun in der Lage die Funktion freizuschalten.

X.Perry_Mental

2017-03-15, 16:28:58

was angesichts des budgets von amd nur logisch wäre. gleichzeitig macht es ein komplett unabhängiges entwickeln von zen2/+ unwahrscheinlich, dafür fehlt schlicht die kapazität an man-power und know-how. das werden evolutionen sein, die revolution haben wir gerade.
Bei einem begrenzten Entwicklungsbudget hätte ich erwartet, dass man die Erfahrung von echtem Silizium und die Einnahmen aus dem Verkauf nutzt, um damit einen komplexeren und schnelleren Nachfolger zu entwickeln. Hier sieht es für mich so aus, als ob man das Zen-Design so weit vereinfacht hat, um so früh wie möglich etwas verkaufen zu können. Das wirklich runde Produkt mehr oder weniger zeitgleich zu entwickeln ist schon ... bemerkenswert.
Grüße: Perry

Der_Korken

2017-03-15, 16:40:02

Das zweite Team wird sich vermutlich im Laufe der Entwicklung vom ersten abgespalten haben, um andere Konzepte auszuprobieren und zu implementieren. Vielleicht hat man zwischendurch gemerkt, dass die Kommunikation zwischen den CCX nicht so funktioniert, wie man sich das vorgestellt hat oder der Memory Controller ist nicht so leistungsfähig wie man es gerne gehabt hätte. Dann baut das erste Team das Design erstmal so zu Ende, wie es gedacht war und das zweite Team arbeitet parallel schon mal an einer besseren Verbesserung der genannten Schwachstellen. Die CPU-Kerne an sich fassen die gar nicht an, sondern copy-pasten einfach das, was das erste Team da gemacht hat. So stelle ich mir das jedenfalls vor.

BoMbY

2017-03-15, 16:46:51

Das Infinity Fabric und was dazu gehört wird bei AMD in einer eigenen Abteilung entwickelt. Da findet man zum Beispiel Jobs für das "NBIO department" und Bezug auf die "NBIO IP" im Internet. NBIO kurz für "North Bridge I/O".

X.Perry_Mental

2017-03-15, 16:47:30

LadyWhirlwind

2017-03-15, 18:23:29

Ja, so macht das für mich auch Sinn. Bemerkenswert und erfreulich ist dann, dass man die "Schwachstellen" von Zen1 schon so früh in der Entwicklung bemerkt hat, und parallel daran arbeiten konnte.

Ich vermute, dass es auch eine Resourcenfrage war. Solange es nicht zuviel Aufwand war gewisse Teile doppelt zu entwickeln macht das auch durchaus Sinn.

Triskaine

2017-03-15, 18:40:36

Hier (https://www.youtube.com/watch?v=e2vPp0fQUkM) ein empfehlenswerter Vortrag von David Kaplan (Bobcat, Jaguar, heute Security Funktionen) über die Hardware Verifikation/Validierung bei AMD. Stichwort "Chicken Bits".

Michael Clark (Zen Chefarchitekt) hat bereits bei der HotChips Präsentation betont das sie z.B. bei der SMT Implementierung schon wissen was man verbessern könnte bezüglich dem Sharing der Datenstrukturen, aber das für das erste release zu spät kam. Bei einer neuen Architektur lässt sich (vor allem nach dem ersten Silizium) sehr schnell eine Liste von Schwachpunkten oder niedrig hängenden Früchten aufstellen.

Nach ein paar Iteration wird das schon sehr viel schwieriger ohne große Umbauten vorzunehmen. Wer Risiko Minimierung betreibt wird den großen Wurf scheuen, es könnte ja was schiefgehen, siehe Intel.

iuno

2017-03-15, 19:12:35

Interessant finde ich, dass im Zusammenhang mit PR weiterhin "Promontory" genannt wird. Bei Intel gibt es staendig neue Chipsets. Wird interessant, ob/was im SoC selber aufgebohrt wird und ob/wie viele Pins es noch auf Reserve gibt.

basix

2017-03-18, 13:41:15

reaperrr

2017-03-18, 15:35:31

AMD nennt für Pinnacle Ridge ja ebenfalls Zen Cores. Wird das allenfalls wie bei den APUs einfach ein Uplift bei identischem Silicon sein? Dort wurden ja nach und nach weitere Features hinzugeschaltet, welche Verbesserungen mit sich brachten, ohne ein neues Design aufzulegen. Kann mich jetzt aber nicht an die APU Namen erinnern.
Dass es null Änderungen geben wird, also nichtmal Bugfixes oder kleine Verbesserungen, die die IPC oder Taktbarkeit verbessern ohne großartig was am Design ändern zu müssen, glaube ich nicht.

Bei den APUs gab es zwei Probleme, a) war ein Großteil der R&D-Ingenieure mit Zen und phasenweise auch K12 beschäftigt, und b) waren alle AMD-APUs Produkte, von denen zwar etwas Umsatz, aber relativ wenig Gewinn zu erwarten war, wegen der fehlenden Konkurrenzfähigkeit der CPU-Kerne und der verhältnismäßig großen Chipfläche.

Bei Pinnacle Ridge ist der Fall in beiden Punkten anders gelagert, Marge pro mm² is um ein Vielfaches höher, und ein Teil der Zen-Ingenieure stand für die Entwicklung von PR zur Verfügung, zumal auch Carrizo/Bristol Ridge schon länger fertig sind und die Ingenieure garantiert auf Zen-basierte Projekte wie PR verteilt wurden.

Last but not least, es war damals bei Bulldozer - Piledriver ja auch so, dass Verbesserungen gegenüber dem Original relativ einfach und schnell zu implementieren waren, die erste Ausführung einer neuen Architektur hat naturgemäß auch noch am meisten leicht zu verbessernde Punkte.

gmb

2017-03-18, 16:55:05

Last but not least, es war damals bei Bulldozer - Piledriver ja auch so, dass Verbesserungen gegenüber dem Original relativ einfach und schnell zu implementieren waren, die erste Ausführung einer neuen Architektur hat naturgemäß auch noch am meisten leicht zu verbessernde Punkte.

Deswegen hat AMD die CPU in Roadmaps auch anders genannt im Vergleich zum Original, auch in der geleakten Roadmap. Für Pinnacle Ridge gilt das aber nicht. Das nächste CPU Update wird wohl Zen 2 heißen und gleich in einem neuen Fertigungsverfahren gefertigt werden, aber nur eben nicht 2018.

Ravenhearth

2017-05-16, 23:00:15

http://i.imgur.com/L0P8ACj.jpg

fondness

2017-05-16, 23:30:49

Pinacle Rudge dürfte damit noch nicht Zen2 sein.

Ravenhearth

2017-05-16, 23:32:27

Aber vielleicht der Zen in 14nm+?

gmb

2017-05-17, 04:54:27

Auch damit nicht, das steht doch ganz eindeutig in der Roadmap. Wie schon in der geleakten Roadmap ersichtlich gewesen ist, ist das Zen 1 basierend. Auch ist wieder keine Rede von Zen+. Das ist kein Thema mehr.

BoMbY

2017-05-17, 13:06:03

Unicous

2017-05-17, 13:09:32

:rolleyes:

Cool story, bro.

Wo wir gerade beim Thema künstliche epeen-Erweiterung sind, ein Beitrag davor...

Wenn überhaupt könnte das maximal darauf hinweisen, dass Zen+ kein neues Design ist sondern ein neues Stepping mit in Hardware aktivierten Features, wie es auch bei Piledriver der Fall war.

20/20 hindsight FTW.

HOT

2017-05-17, 15:39:41

Aber vielleicht der Zen in 14nm+?
Zen in 14 LPU oder 14 HP.

Kriton

2017-05-26, 00:35:02

Passt vermutlich auch hier nicht 100%, aber neue Markennamen seitens AMD:

COREAMP
PROMETHEAN
PHAROS
ARAGON
ZENSO

http://segmentnext.com/2017/05/26/new-amd-trademarks-filed/

w0mbat

2017-06-20, 12:02:47

http://www.pcgameshardware.de/AMD-Zen-Codename-261795/News/Pinnacle-Ridge-Ryzen-B2-Stepping-1230996/

Laut Canard PC soll demnächst ein B2 Stepping kommen (aktuell ist Zen bei B1). Sie reden von Bugfixes und Änderungen im uncore, u.a. PCIe.

robbitop

2017-06-20, 12:12:18

Wäre b2 dann Pinnacle Ridge?

fondness

2017-06-20, 12:16:54

Wäre b2 dann Pinnacle Ridge?

Durchaus möglich, dass das bereits Pinnacle Ridge ist. Änderungen beim Core erwarte ich erst mit 7nm und Zen2. Pinnacle Ridge dürfte eine Bugfix Version sein mit einem optimierten 14nm+ Prozess. Also vor allem durch mehr Takt mehr Leistung generieren. Könnte aber natürlich auch noch ein C1 Stepping für PR kommen, ist ja noch etwas Zeit bis Q1/2018.

robbitop

2017-06-20, 13:17:15

B2 impliziert nur einen Metal Spin. Das wäre dann der gleiche Fertigungsprozess. Wobei manche das trotzdem als 14nm+ verkaufen. Siehe rx5xx

StefanV

2017-06-20, 14:02:39

Die Frage ist doch:

Warum?
Was bringts denn wirklich?

Und das wird wohl erst dann beantwortet werden, wenn das gute Stück im Laden ist.

HOT

2017-06-20, 14:11:42

Hm ich denke, B2 wird einfach SummitRidge bleiben und in nicht allzu ferner Zukunft einfach in den Markt sickern. Die Dinger erhöhen doch sicherlich auch den Yield, das wird man so schnell wie möglich machen.
PinnacleRidge wird einfach Rev.C sein und auch keine wirklich neue Fertigung. Die werden dann dabei bleiben bis Zen2. Dabei wirds dann aber schon größere Korrekturen/Neue Features geben und evtl. auch mehr Takt. Das ist bei B2 definitiv nicht zu erwarten.

Gipsel

2017-06-20, 14:16:22

Denke ich auch. Ein (wesentliches) Upgrade des Prozesses erfordert im Allgemeinen auch Anpassungen des Designs, um es wirklich ausnutzen zu können (also mindestens einen Base-Layer-Spin). Mit ein wenig Glück hat man für B2 an den Metal-Layers irgendwo eine Optimierung gefunden, die noch ein wenig mehr Takt rausquetschen und man kann ein paar Bugs mit einer anderen Verdrahtung der Transistoren fixen. Aber das war es dann auch.

Unicous

2017-06-20, 15:06:18

B2 wurde schon vor einiger Zeit als Stepping speziell für Threadripper/Epyc kolportiert, dass aber natürlich auch für einen Mini-Refresh taugen könnte bevor Pinnacle Ridge kommt.

So wie es aussieht, wird es dann wohl doch eher Piledriver 0.5 und nicht 1.0. PR könnte also lediglich Speedbump plus kleinerer Verbesserungen sein. Vllt. aktiviert man ja auch Features die man bislang dem Servermarkt vorbehält (wie z.B. die LDOs, obwohl The Stilt meinte sie wären eher dazu gedacht, Spannungen in einem MCM abzustimmen, iirc).

StefanV

2017-06-20, 15:16:18

hm...

War nicht im Gespräch, dass einige On Die Spannungsregler bei Ryzen inaktiv wären?
Könnte man mit dem B2 Stepping eventuell die Effizienz weiter steigern, so dass man beim Threadripper höher Takten kann, ohne dass die Verlustleistung explodiert??

Unicous

2017-06-20, 15:21:44

Eben diese Spannungsregler(LDO - Low DropOut regulator) sind bei Ryzen nicht aktiv, bei Epyc und wahrscheinlich Threadripper aber schon.

Das ist ist The Stilts Erklärung dazu:

As I said in the OP, dLDOs for the main blocks (cores, caches, data fabric) are NOT used in consumer Zeppelin parts. ZP-A0c was the last version which had them enabled. They are permanently disabled with a fuse config on retail consumer (i.e. ZP-B1 parts).
The only reason Zeppelin features dLDOs in the first place is because it is a server design. It boosts the efficiency, makes binning easier and reduces BOM in MCM platforms. Without the integrated regulators you would either need four separate double plane VRMs (for Naples) and still you wouldn't be able to adjust the voltages for the different blocks individually.

https://forums.anandtech.com/threads/ryzen-strictly-technical.2500572/page-2#post-38771042

iuno

2017-06-20, 15:37:45

z.B. die LDOs, obwohl The Stilt meinte sie wären eher dazu gedacht, Spannungen in einem MCM abzustimmen, iirc).
:confused:
https://i2.wp.com/www.custompcreview.com/wp-content/uploads/2017/02/amd-zen-isscc-2017-presentation-08.jpg
Vom AMD Vortrag auf der ISSCC (https://www.custompcreview.com/news/amd-zen-architecture-detailed/37620/)
Eben diese Spannungsregler(LDO - Low DropOut regulator) sind bei Ryzen nicht aktiv
Ist die Info eigentlich annaehernd gesichert? Hinweise deuten auf das Gegenteil hin:
https://www.forum-3dcenter.org/vbulletin/showpost.php?p=11370655&postcount=1700

Gipsel

2017-06-20, 16:17:37

Ich würde da eher auf die Aussagen von TheStilt (https://forums.anandtech.com/threads/ryzen-strictly-technical.2500572/page-2#post-38771042) vertrauen. Der arbeitet immerhin in der Validierung bei AMD.

Unicous

2017-06-20, 16:38:01

Wenn er bei AMD direkt arbeiten würde, hätte er die längste Zeit dort gearbeitet. :wink:

So wie ich es mir zusammengereimt habe, arbeitet er in der Validierungsabteilung von einem Mainboardhersteller oder zumindest eines OEMs.

Mangel76

2017-06-20, 16:40:51

Knifflige Frage:

TheStilt:Here's the measured VDDCR_CPU power consumption in Normal & OC-Mode, with fixed voltage.
The VRM output voltage was locked to 1.3250V, while the actual voltage request in normal mode is 1.26250V for 3.6GHz (P0 Pstate).
If dLDOs are used in normal mode like you say, why isn't the power consumption significantly lower than in OC-Mode?

vs.

heise:Sobald man die Spannung von Hand einstellt, schalten die Regler in einen Bypass-Modus, sodass die höhere VDDCR_CPU direkt an den Kernen anliegt und nicht mehr die individuell angepasste geringere Spannung.

Wenn die Aussage von heise stimmt, würde das die Ergebnisse von TheStilt erklären. Wenn durch manuelle Einstellung der Spannung die Regler abgeschaltet werden und er, wie er schreibt, bei sich die Spannung auf 1.3250V festgetackert hat, dann kann er auch keine Unterschiede mehr messen! Gab es eigentlich je eine offizielle Aussage von AMD dass die LDOs bei Ryzen deaktiviert wurden?

iuno

2017-06-20, 16:41:41

Zumindest erschien mir die Erklaerung plausibel. Ich sehe auch keinen Grund, diese Funktionalitaet fuer consumer zu deaktivieren, wenn sie nicht gerade kaputt waere.

Gipsel

2017-06-20, 16:58:23

Wenn die Aussage von heise stimmt, würde das die Ergebnisse von TheStilt erklären. Wenn durch manuelle Einstellung der Spannung die Regler abgeschaltet werden und er, wie er schreibt, bei sich die Spannung auf 1.3250V festgetackert hat, dann kann er auch keine Unterschiede mehr messen!Nur erklärt TheStilt, daß eben bei inaktivem OC-Mode die CPU von den Mainboard-VRMs schlicht eine niedrigere Spannung anfordert, als in den MSRs für den jeweiligen P-State verankert ist. Das hat nichts mit den LDOs zu tun und das kann man auch per Multimeter nachmessen, falls man will.
Understanding the voltages specified for the standard PStates can be confusing as well. That's because in the normal operating mode (i.e. "non-OC") the SMU controls the voltages automatically through the voltage controllers.

For example, the P0 PState might specify 1.37500V voltage, while the actual effective voltage during the residency in this state is 1.26250V or slightly higher. This is not a glitch, but the normal operation of the CPU. Basically, the voltage specified in the MSR is just the upper limit and the SMU will automatically add a dynamic negative offset to this value, reducing the actual effective voltage. The amount of the negative offset varies depending on load and the temperature. For the tested sample the offsets were -120mV & -144mV for the two highest base PStates (3.6 & 3.2GHz).

When the "OC Mode" is activated the SMU will disable the voltage controllers, which among other things disables the automatic voltage offsets. This can create an illusion that the power consumption is heavily increasing due to the use of "OC Mode". While technically it is accurate, it is more of a consequence than the actual reason. A vast majority of the increased power consumption comes from the now disabled automatic negative voltage offsets, which causes the actual CPU voltage to increase anything between 50 and 150mV. Because of this behavior, it is advised that the user doesn't increase the CPU voltage right away (when overclocking), but only upon actual demand (as usual).Die von den VRMs auf dem Mainboard gelieferte Spannung bekommen alle Kerne. Die LDOs für die Kerne reduzieren das nicht noch mal extra für jeden Kern (weil permanent im Bypass-Mode).

Zumindest erschien mir die Erklaerung plausibel. Ich sehe auch keinen Grund, diese Funktionalitaet fuer consumer zu deaktivieren, wenn sie nicht gerade kaputt waere.Es fügt eine zusätzliche Komplikation hinzu. Der Vorteil wäre lediglich ein etwas niedrigerer Stromverbrauch in Teillastszenarien. Da aber Ryzen in diesen praktisch nie an die TDP anstößt, lohnt es sich wohl nicht. Im Serverumfeld mag das anders aussehen und die LDOs sowohl das Design der VRMs vereinfachen (es müssen weniger Spannungen geliefert werden) als auch etwas zusätzlichen Boost-Spielraum eröffnen. Denn bei einem 32Kerner wird man sicher gerne den zusätzlichen Boost mitnehmen wollen, wenn z.B. gerade nur 20Kerne ausgelastet sind. Und da kommt man auch mit 20Kernen per Boost an die TDP-Grenze (bei einem Ryzen 8-Kerner mit Last auf 5 Kernen aber nicht).

iuno

2017-06-20, 17:04:13

Die von den VRMs auf dem Mainboard gelieferte Spannung bekommen alle Kerne. Die LDOs für die Kerne reduzieren das nicht noch mal extra für jeden Kern (weil permanent im Bypass-Mode).
Sind sie permanent im bypass-mode oder eben weil er die Spannung angefasst hat? Das ist ja die Frage, die sich stellt.
Es stimmt bei mir, dass der Verbrauch hoher ist, wenn ich von auto auf manuell gehe und dieselbe Spannung einstelle.

Im Serverumfeld mag das anders aussehen und die LDOs sowohl das Design der VRMs vereinfachen (es müssen weniger Spannungen geliefert werden)
Wieso? Verhalten die sich dadurch anders und liefen nicht so oder so immer dieselbe Spannung?

Gipsel

2017-06-20, 17:09:01

Sind sie permanent im bypass-mode oder eben weil er die Spannung angefasst hat? Das ist ja die Frage, die sich stellt.
Es stimmt bei mir, dass der Verbrauch hoher ist, wenn ich von auto auf manuell gehe und dieselbe Spannung einstelle.Im Automode für Alles kann man ja nachmessen, daß die CPU eine niedrigere Spannung von den VRMs anfordert, als in den MSRs eingetragen ist. Dies wäre mit der Beschreibung von TheStilt stimmig, aber nicht mit der von heise.
Wieso? Verhalten die sich dadurch anders und liefen nicht so oder so immer dieselbe Spannung?Du benötigst schlicht weniger Spannungen von den VRMs. Überlege mal, wie die VRMs aussehen müssten, wenn man für jedes Die (oder gar jeden Kern) bereits VRM-seitig eine eigene Spannungsebene hätte. Und nein. Es gibt durchaus Sockel, bei denen das Mainboard mehr unterschiedliche Spannungen (für verschiedene Verbraucher) liefern muß als bei Epyc. Die Opterons wären z.B. ein Beispiel. Es hat schon einen Grund, warum man Spannunsgregler im Package (FIVR) oder on-Die (dLDO) integriert. Nämlich die VRMs auf dem Board einfacher zu halten und gleichzeitig die Gesamteffizienz zu steigern.
Im Desktop ist die Effizienz auch ohne bereits "gut genug". Immerhin betreibt man die Kerne deutlich weiter über dem Sweetspot, so daß man bei Teillast sowieso nie die TDP erreicht. Das ist im Serverumfeld bei vielen Kernen anders.

iuno

2017-06-20, 17:51:21

Du benötigst schlicht weniger Spannungen von den VRMs. Überlege mal, wie die VRMs aussehen müssten, wenn man für jedes Die (oder gar jeden Kern) bereits VRM-seitig eine eigene Spannungsebene hätte.
Das ist mir ja voellig klar. Da das du das im Kontext Desktop vs. Server gebracht hast las es sich so, als koennte man das am Desktop gar nicht machen, es ging aber wohl nur darum, was sich "lohnt".
Dann nehme ich das jetzt halt so hin ;p

Skysnake

2017-06-20, 18:58:02

Im Automode für Alles kann man ja nachmessen, daß die CPU eine niedrigere Spannung von den VRMs anfordert, als in den MSRs eingetragen ist. Dies wäre mit der Beschreibung von TheStilt stimmig, aber nicht mit der von heise.
Du benötigst schlicht weniger Spannungen von den VRMs. Überlege mal, wie die VRMs aussehen müssten, wenn man für jedes Die (oder gar jeden Kern) bereits VRM-seitig eine eigene Spannungsebene hätte. Und nein. Es gibt durchaus Sockel, bei denen das Mainboard mehr unterschiedliche Spannungen (für verschiedene Verbraucher) liefern muß als bei Epyc. Die Opterons wären z.B. ein Beispiel. Es hat schon einen Grund, warum man Spannunsgregler im Package (FIVR) oder on-Die (dLDO) integriert. Nämlich die VRMs auf dem Board einfacher zu halten und gleichzeitig die Gesamteffizienz zu steigern.
Im Desktop ist die Effizienz auch ohne bereits "gut genug". Immerhin betreibt man die Kerne deutlich weiter über dem Sweetspot, so daß man bei Teillast sowieso nie die TDP erreicht. Das ist im Serverumfeld bei vielen Kernen anders.
Das ist aber nicht der Grund für LDOs.

LDOs willste nehmen, damit du schnell die Spannung stabilisieren kannst. Wir reden da vom MHz Bereich. Eventuell sogar in die Region von nem GHz, aber das ist spekulation.

Die Impedanz der Zuleitungen ist einfach viel zu hoch heutzutage. Auf dem Chip macht deine Versorgungsspannung wilde Sprünge, obwohl es außen ziemlich stabiel aussieht.

Selbst auf dem Chip hat man schon probleme heutzutage mit zu hohen Impedanzen des power delivery networks. Das ist quasi immer so bei High Performance chips.

Die Welt ist da ziemlich uncool...

Gipsel

2017-06-20, 19:10:28

Das ist aber nicht der Grund für LDOs.

LDOs willste nehmen, damit du schnell die Spannung stabilisieren kannst. Wir reden da vom MHz Bereich. Eventuell sogar in die Region von nem GHz, aber das ist spekulation.

Die Impedanz der Zuleitungen ist einfach viel zu hoch heutzutage. Auf dem Chip macht deine Versorgungsspannung wilde Sprünge, obwohl es außen ziemlich stabiel aussieht.

Selbst auf dem Chip hat man schon probleme heutzutage mit zu hohen Impedanzen des power delivery networks. Das ist quasi immer so bei High Performance chips.Das mag Teil der Überlegung sein, aber für die Stabilisierung der Spannungen dürften zum großen Teil auch die MiM-Caps verbaut sein, die hinter den LDOs sitzen.
Die grundlegende Idee von Reglern on-package (wie intels FIVR) bzw. on-Die (wie AMDs LDOs) ist wirklich, daß man verschiedene Teile des Chips (also die einzelnen Kerne) individuell mit unterschiedlichen Spannungen versorgen und so die Effizienz des Gesamtchips erhöhen kann. Da kann man im Teillastbereich durchaus auch mal >10W sparen, die dann in höhere Boosttakte investiert werden können (mit potentiell >5% Performancevorteil). Und das ohne zusätzlichen Aufwand für die Spannunsgregler auf den Boards und fast ohne zusätzlichen Flächenaufwand auf dem Die. Für solche Steigerungen mußt Du sonst im Design riesige Aufstände veranstalten.

davidzo

2017-07-29, 14:27:50

Kommt der Epyc Refresh nicht mit 48 Kernen? Basiert der Epyc 2 auf Zen+ in 14nm oder lässt man den aus und geht direkt auf Zen2/3 in 7nm?

Dann würde es doch Sinn machen ein CCX auf 6 Kerne aufzubohren. 4x12Kern DIEs auf Socket SP3 sind 48 Kerne. Das würde super zu AMDs aktueller Strategie passen R&D Ressourcen immer nur auf den kleinstmöglichen Bereich zu kozentrieren: - Bristolridgesocket=Ryzensocket
- TR4=SP3
- Epyc=Threadripper

Ein 12Kern Die sollte in 14nm nicht größer als 300mm2 sein und noch locker auf das SP3 Package passen.
Passt aber nicht mit den bisherigen Gerüchten zusammen. Die Roadmaps sind jedenfalls noch von 2016.

- Für wahrscheinlich halte ich außerdem dass der Speichercontroller wieder aus eigenem Haus kommt statt von Rambus. Das war wohl nur eine zeitsparende Maßnahme bei Zeppelin. Raven Ridge wird wie bisher jede APU wieder einen eigenen Speichercontroller haben, den kann man wahrscheinlich direkt übernehmen. Schon der 28nm Speichercontroller von Bristol Ridge taktet nur minimal schlechter als das Rambus-Modell und hat offensichtlich eine bessere Kompatibilität gehabt. Da dürfte bei einer verbesserten 14nm Version deutlich mehr Headroom sein.
- Damit einhergehend hoffe ich auf eine Entkopplung der Taktdomäne von Infinityfabric und Speicherinterface. Damit lässt sich die Bandbreite vom fabric erhöhen oder auch strom sparen durch untertaktung. Ich denke das kommt schon mit Raven ridge, da der uncore Teil bei Summitridge einfach noch zuviel verbraucht für den mobileinsatz.
Ob Infinityfabric 2.0 nun einfach nur höher taktet oder mehr (PCIe-) Lanes bei weniger Takt hängt nicht nur mit dem Energieverbrauch zusammen, sondern auch mit den Lizenzkosten der IP. Mehr Lanes sind ggf. zu teuer.

Unwahrscheinlich, aber nice to have wären Verbesserungen an der Kernarchitektur, wie z.B. eine 256bit fähige FPU.
AMD hat da mehrere Möglichkeiten die bisherigen 2x 128bit (de facto 4pipes Fadd/Fmul) aufzubohren:
- 2x 256bit AVX FPUs statt 2x 128bit, die zusammen dann 512bit AVX2 schaffen
- 2x 128bit + 1x256bit AVX
- 2x 128bit + 1x512bit AVX2
- 4x 128bit die sich irgendwie zu 2x 256bit oder 1x 512bit zusammenschalten können (ist das möglich, ggf. zu aufwändig?)

Im Integerbereich ist man eigentlich gut aufgestellt, ebenso bei AES Encoding. Da kann man nur ggf. etwas mehr Takt gebrauchen.

y33H@

2017-07-29, 14:35:55

Wurde das mit Rambus jemals bestätigt?

davidzo

2017-07-29, 14:56:21

Soweit ich weiß nicht, aber die Hinweise sind da:
- Das merkwürdige single rank, dual rank verhalten was zwischen bristol ridge und summit ridge exakt conträr ist.
- ganz andere Speicherkompatibilität, Latenzen und Ergebnisse von Bandbreitenmessungen

fondness

2017-07-29, 15:06:16

Der Speichercontroller von SR kommt aus eigenem Haus.

robbitop

2017-07-29, 15:47:33

12C ist 7nm und Zen 2. Kommt wohl H1 2019 (tapeout soll dieses Jahr sein - SR hat 15M vom tapeout bis zum launch gebracht).

lowkres

2017-07-29, 15:56:56

Was würdet ihr so schätzen wieviel Prozent IPC Zen 2 zu Zen 1 draufpacken könnte? Nur mal so eure Einschätzung!

BoMbY

2017-07-29, 16:01:53

Der Speichercontroller von SR kommt aus eigenem Haus.

Und der Speichercontroller in Vega kommt von Synopsys (https://news.synopsys.com/2017-07-25-Synopsys-Launches-Complete-HBM2-IP-Solution-Offering-More-Than-300-GB-s-Bandwidth-for-Graphics-and-High-Performance-Computing-SoCs) - nach dieser Meldung (http://www.amd.com/en-us/press-releases/Pages/amd-and-synopsys-2014sep18.aspx) verstehe ich wie gesagt nicht, warum die nicht auch einen DDR4 PHY von denen nutzen sollten.

bun

2017-07-30, 02:23:37

Was würdet ihr so schätzen wieviel Prozent IPC Zen 2 zu Zen 1 draufpacken könnte? Nur mal so eure Einschätzung!

5-10%

tm0975

2017-07-30, 09:22:29

Was würdet ihr so schätzen wieviel Prozent IPC Zen 2 zu Zen 1 draufpacken könnte? Nur mal so eure Einschätzung!

sehr wenig, deutlich unter 5% (taktnormiert). die ipc ist schon sehr hoch bei zen. die prio wird mmn darin bestehen, etwas mehr takt zu erreichen, ggf. auch durch etwas mehr energieeffizienz. wichtiger ist, dass die eingesetzte software die ccx besser nutzt und nicht tasks zwischen diesen sinnfrei hin und her schiebt. man sieht an voll-last-szenarien (cinebench, tpch) prima, wie stark jetzt schon ryzen ist.

Der_Korken

2017-07-30, 10:03:25

Die Spiele-IPC kann durchaus noch um 5-10% steigen. Allerdings weniger durch Verbesserungen in den Kernen (die sind schon ganz gut), sondern eher durch Verbesserungen in der Kommunikation. Der Takt zwischen den CCX ist ja nach wie vor sehr niedrig (vor allem mit langsamen RAM). Hier sollten wie bei Intels Mesh locker 2,0-2,4Ghz drin sein, was Bandbreite und Latenzen deutlich verbessern würde und somit auch die IPC in Spielen, die bisher mit den CCX nicht so gut zurecht gekommen sind. Bei den Speicherlatenzen ist sicherlich auch noch was rauszuholen im Vergleich zu Intel. Das alles bringt in Anwendungen vermutlich recht wenig, aber die laufen ja auch schon ziemlich gut.

Complicated

2017-07-30, 10:44:56

Ich rechne mit 5-15% bei Spielen.
Verbesserungen bei IF und vielleicht sogar die Trennung vom RAM Takt.
Was ein cooles Feature wäre ist das angekündigte per-core OC im BIOS.

YfOrU

2017-07-30, 10:46:51

Pirx

2017-07-30, 11:29:20

Die IPC ist sehr hoch wenn ein Kern + SMT betrachtet wird. Bezogen auf die per Core Performance ohne SMT ist aber noch Luft nach oben (Auslastung der Ausführungseinheiten). Das ändert zwar nichts an der maximalen MT Performance aber hilft bei jeder Anwendung welche nicht perfekt skaliert. Im Mittel sind darüber sicherlich noch ein paar Prozent zu holen.

Als große Baustelle mit entsprechend viel Potential nach oben sehe ich den L3 Cache (und damit vor allen die IF). Der wird bereits innerhalb eines CCX (4 -> 8MB) recht langsam und darüber hinaus (CCX - CCX) sitzt man aktuell auf dem Niveau von DRAM. Für on Chip Kommunikation sind die Latenzen eigentlich deutlich zu hoch. Die Folge davon ist dann auch das Die to Die auf den MCMs nicht schneller ist als Socket to Socket bei Skylake-SP.
Wenn du dich da mal nicht darin täuschst, daß das ein großes Problem ist. Ryzen, bzw. das gesamte Konzept mit IF wurde schließlich jahrelang von keinen Nasenbohrern genau so entwickelt, wie es sich jetzt darstellt - sicher wie immer mit notwendigen Kompromissen, aber sicher nicht mit eingebauten Schwachstellen, die einfach (durch Taktanhebung) zu beheben wären und gravierende Leistungseinbußen mit sich bringen.

YfOrU

2017-07-30, 11:46:24

Wer sagt dir das wesentlichst höhere Taktfrequenzen einfach zu erreichen sind? Das ist die erste Generation der Fabric und Zeit dürfte kaum im Überfluss dagewesen sein. Die muss nicht nur fehlerfrei laufen, auch das hierfür vorhandene Power Budget ist endlich. AMD hat das Ziel ja auch erreicht. Es funktioniert, Zen ist am Markt in Stückzahlen verfügbar und die CPU Performance ist insgesamt richtig gut. Das es aber noch mehr Ecken und Kanten gibt als bei Intel (Architektur und Interconnects über x Generationen weiterentwickelt) erklärt sich eigentlich von selbst.

Complicated

2017-07-30, 11:59:24

AMD hat hier ja noch Reserven. Z.B. die deaktivierten dLDOs auf den Ryzen/TR SKUs. Hier wird sicherlich durch weiteres Feintuning und die gemachten Erfahrungen das zweite Team ein paar Stellschrauben haben wo sie optimieren können. Und es muss ja nicht wesentlich höher sein. Angenommene 10% IPC + 10% Takt sind schon gar nicht schlecht und bringen Zen2 vor die aktuellen Intel Modelle. Der Sprung auf die 7nm steht ebenfalls bevor. SMT und der µOP-Cache sind ja ebenfalls in der ersten Version verbaut worden und haben sicherlich noch Potential.

HOT

2017-07-30, 12:45:42

Zen2 wird die tiefhängenden Früchte abschöpfen und vor allem SMT sollte nochmal erheblich verbessert werden, dort gab AMD ja zu, dass es nicht optimal designt sei, da man in der Entwicklung Prioritäten setzen musste, wenn das Produkt auch mal irgendwann fertig werden soll. Will heißen, höhere SMT-Leistung und bessere Leistungskonsistenz in Scenarien, die bislang eher ungünstig für Zen1 sind. Pauschalangaben wie "5% IPC" sind hier nicht zielführend, das ist es eigentlich nie, weil IPC immer Anwendungsabhängig ist. Zudem sind erhebliche Verbesserungen im uncore-Bereich zu erwarten. Vielleicht wird sogar das Moduldesign von 4 auf 6 Kerne erhöht. Zusammen, mit dem erheblichen Fertigungssprung, dürfte da ordentlich Mehrleistung zu holen sein, wenn man es richtig macht.

Brillus

2017-07-30, 13:28:21

Ich möchte an dieser Stelle nur nochmal dran erinnern das PR nicht Zen2 ist. Beim Core erwarte ich da (wenn überhaupt) nur paar Optimierungen bzgl. Taktbarkeit/Verbrauch. Die meisten Änderungen werden wir IMHO im Uncore Bereich sehen.

Evtl. ist es auch nur eine SR Revision mit eignem Namen, das hat AMD schon paarmal gemacht.

HOT

2017-07-30, 13:37:56

PR wird einfach Rev.C des SR sein. Gleiche Fertigung, ein paar neue Features, ein paar Änderungen im uncore um höhere Takte und Speichertakte hier zu ermöglichen.

bun

2017-07-30, 17:35:13

Einen Einblick wie CPU Design aussieht kann man hier gewinnen:

https://www.youtube.com/watch?v=e2vPp0fQUkM

fondness

2017-07-31, 17:08:12

Als große Baustelle mit entsprechend viel Potential nach oben sehe ich den L3 Cache (und damit vor allen die IF). Der wird bereits innerhalb eines CCX (4 -> 8MB) recht langsam und darüber hinaus (CCX - CCX) sitzt man aktuell auf dem Niveau von DRAM. Für on Chip Kommunikation sind die Latenzen eigentlich deutlich zu hoch. Die Folge davon ist dann auch das Die to Die auf den MCMs nicht schneller ist als Socket to Socket bei Skylake-SP.

Das relativiert sich allerdings stark, wenn man sich mal die Latenzen von Intels Mesh ansieht.

Tobalt

2017-08-14, 07:26:56

was denkt ihr zu der 4 ghz Wall? wodurch kommt so etwas und wie ließe sich dem begegnen?

Ph03n!X

2017-08-14, 08:19:26

Ist für Zen2 größer als 8 Kerne geplant?

Oder bleibt das der Threadripper Plattform vorbehalten?

Loeschzwerg

2017-08-14, 08:25:41

Erwarte ich jetzt nicht, es gibt noch anderweitig Möglichkeiten die Leistung zu steigern und wirklich einen Markt haben 8+ Kerne auch nicht im Consumer Umfeld. Für "mehr" gibt es HEDT und Server.

dargo

2017-08-14, 10:26:35

Ist für Zen2 größer als 8 Kerne geplant?

Oder bleibt das der Threadripper Plattform vorbehalten?
Wenn Zen 2 in 7nm kommt spricht nichts gegen einen 12 Kerner. Das ganze muss natürlich in 95W TDP passen. Entsprechend wird es dann bei TR4 einen 24 Kerner geben.

LadyWhirlwind

2017-08-14, 10:44:13

Ist für Zen2 größer als 8 Kerne geplant?

Oder bleibt das der Threadripper Plattform vorbehalten?

Im Desktop-Bereich werden die CPUs höchstwahrscheinlich weiterhin aus 1 Die bestehen. Wieviele Kerne das sein werden ist eine andere Frage. Wahrscheinlich wird aber AMD eher auf höheren Takt und mehr IPC gehen als auf mehr Kerne, da man da im vergleich zu Intel noch hinterherhinkt.

Effe

2017-08-14, 11:04:11

was denkt ihr zu der 4 ghz Wall? wodurch kommt so etwas und wie ließe sich dem begegnen?
Das wird ne Mischung aus dem Fertigungsprozess und der Architektur sein(Pipeline). Mit Reifung des Prozesses und/oder neuem Stepping ist sicher mehr möglich.
Dort holt Intel noch den größten Vorsprung raus. In der IPC sinds nur etwa 10%.

BoMbY

2017-08-14, 11:11:35

Ph03n!X

2017-08-14, 11:21:36

Gipsel

2017-08-14, 11:33:41

was denkt ihr zu der 4 ghz Wall? wodurch kommt so etwas und wie ließe sich dem begegnen?
Das wird ne Mischung aus dem Fertigungsprozess und der Architektur sein(Pipeline). Mit Reifung des Prozesses und/oder neuem Stepping ist sicher mehr möglich.Nun, daß die CPUs so hart gegen eine Mauer laufen und auch mit hohen Spannungen eigentlich nichts drin ist, ist schon etwas ungewöhnlich. Nur mit wirklich niedrigeren Temperaturen (LN2) kann man noch etwas rausholen. Dies könnte darauf hindeuten, daß gar nicht die Transistoren selber so sehr das Problem sind, sondern die "Verdrahtung" derselben. AMD hat ja gesagt, daß sie mit ihren High-Density-Bibliotheken eher zu einem General-Purpose (bzw. was man für GPUs benutzt) Layout übergegangen ist. Die betrifft vor Allem die Verdrehtung auf den unteren (den feinen) Metal Layer. Statt eben CPU-(auf Frequenz) optimierte M1, M2 "tapered" Metal-Layer zu benutzen, nimmt man feinere Verbindungen bis hinauf in etwas höhere Layer. Dies ermöglicht es zwar dichter zu packen (und es hilft auch der Energieeffizienz), schneidet aber am oberen Ende die möglichen Frequenzen ab.
Mit einem neuen Design bzw. Layout (also z.B. Pinnacle Ridge) kann man natürlich den Schwerpunkt etwas verschieben, also z.B. Frequenz gegen Packdichte/Energieeffizienz (letztere kann man vielleicht woanders durch entsprechende Designänderungen wieder reinholen) in gewissem Umfang eintauschen. Und Fortschritte beim Prozeß können natürlich auch die elektrischen Eigenschaften nicht nur der Transistoren, sondern auch der Metal-Layer verbessern (z.B. Air Gap Dieelektrika oder Ähnliches).

Edit:
Zu den Metal Stacks gab es damals schon von AMD dieses Bild, um den Unterschied zu verdeutlichen:

http://images.hardwarecanucks.com/image//skymtl/CPU/CARRIZO/CARRIZO-2.PNG

Damit haben die zwar schon früher (vor Ryzen) angefangen, aber ich denke Ryzen könnte die erste AMD-CPU sein, wo das von Anfang an wirklich mit eingeplant wurde.

LadyWhirlwind

2017-08-14, 11:49:20

Heißt also solange es bei einem Die bleibt könnte es 12 Kerne oder mehr sein und die würden auf der AM4 Plattform passen.

Bin halt noch am überlegen ob ich bei AM4 bleibe oder eher auf die TR gehen soll.

Immer vorausgesetzt das AMD nicht zwei Dies produziert: Eines für Server HEDT und eines das weniger Kerne hat und dafür höher taktet für den Desktop.

Etwas mehr Takt würde AMD im unteren Bereich gegen Intel durchaus helfen.

robbitop

2017-08-14, 11:55:46

Die meisten erwarten eigentlich nur einen Respin. Großartig anders layouten wird in einem C1 Stepping (z.B.) sicherlich nicht drin sein.

Das (in Verbindung mit Verbesserungen im Produktionsprozess) hat in der Vergangenheit aber nicht selten schonmal was an Takt gebracht. Siehe T-Bred A -> T-Bred B (K7 130 nm ULK), Vishera, SKL-> KBL, Toledo->Windsor (K8 @90 nm SOI), trinity->richland, kaveri->godvari, carrizzo->stoney ridge.

AMD würde es nicht machen, wenn es nicht zumindest ähnlich viel bringt, wie Vishera ggü Zambezi.

basix

2017-08-14, 12:26:24

Zen2 in 7nm wird wohl 12 Kerne pro Die haben, entweder 2 CCX mit 6, oder 3 CCX mit 4, wie man an dem bereits geleakten Starship mit 48 Kernen vermuten kann.

Pinnacle Ridge nächstes Jahr wird daran wohl nichts ändern.

Ich habe schon vor einer Weile spekuliert, dass man den generellen Aufbau pro CPU beibehalten wird. Das heisst 2x CCX pro CPU-Die. Damit bleibt auch die Architektur von Threadripper und vor allem EPYC so wie heute. Ansonsten bekommst du Probleme, da dann viel mehr IF Verbindungsvarianten entstehen würden, wenn man die max. 2-Hop Architektur zwischen den CCX beibehalten will. Noch mehr NUMA-Varianten machen es einfach komplexer. Aus Software-Entwicklungssicht würde dies ebenfalls Sinn machen, da man die ganze Software beibehalten kann (einfach 1/2 pro CPU-Die wird als "Super-Low-Latency" oder Single-CCX Bereich markiert, egal welche Ryzen / Threadripper / EPYC Version verbaut ist).

Mein Gedanke:

Zen+ = Noch ein paar im Core schlummernde Features Enabled (Zen Release war schon ein wenig gehastet), sowie Fertigungsprozess-Optimierungen / Metal-Layer Spin
Zen 2 = 6 Core CCX, Ryzen 7 = 12C (ca. 120-150mm2 --> geringe Die Size ist vorteilhaft für den teuren 7nm Prozess), Threadripper = 24C, EPYC = 48C, APU = 1x CCX = 6 Cores
Zen 3 = 8 Core CCX, Ryzen 7 = 16C und ca. 200mm2

DarknessFalls

2017-08-14, 12:28:31

Vishera vs. Zambezi war IMHO gar nicht wenig, brachte IPC und mehr Takt bei gleicher Stromaufnahme. Hat wer %-Zahlen dazu parat?

HOT

2017-08-14, 12:30:03

Zen3 wird in der EUV-Variante von 7nm erscheinen, der hat ne deutlich höhere Packdichte.

Der_Korken

2017-08-14, 12:44:46

Complicated

2017-08-14, 12:49:01

EUV wird in 7nm eher step-by-step eingeführt auf den Layern wo sie sinnvoll einsetzbar ist im Kostenrahmen. Also wird es wohl "Die EUV-Variante" so nicht geben bei GF/AMD.

Gipsel

2017-08-14, 14:09:32

Die meisten erwarten eigentlich nur einen Respin. Großartig anders layouten wird in einem C1 Stepping (z.B.) sicherlich nicht drin sein.Man wird sicher nicht seine komplette Designphilosophie umwerfen. Aber bei einem Baselayerspin (B# => C#) macht man sowieso praktisch Alles neu und man kann sowas dann natürlich in eine andere Richtung tunen. Ist ja was Anderes, als nur die Metal-Layer anzufassen (B_N => B_N+1). Da ist im Groben das Layout ja durch den Baselayer mit den Transistoren vorgegeben, da kann man nur kleinere Sachen mit den Verbindungen in den Metal Layern fixen.

Agent117

2017-08-25, 21:31:31

Pinnacle Ridge scheint ja nicht schon Zen 2 zu sein, wie diese Roadmap eigl. eindeutig aussagt

https://www.extremetech.com/wp-content/uploads/2017/05/ZenData.jpg

Dort steht 14nm+. Vor längerer Zeit kursierte mal das Gerücht in Zusammenhang mit den Aufkauf der IBM Fertigung, dass Globalfoudries einen 14nm HP Prozess entwickeln möchte, der speziell auf höhere Taktraten ausgelegt sei. 14nm LPP ist ja mehr ein getunter Allzweckprozess. Gibt es dazu irgendwelche Neuigkeiten oder kann man den HP Prozess getrost vergessen?
Wenn man dadurch Zen bei gleicher TDP 20% höher takten kann könnte sich das vielleicht lohnen oder ist der Portierungsaufwand sehr hoch?

Was hat es eigentlich mit der Clockwall bei Zen im Bereich 4,1 bis 4,2 Ghz auf sich ? Ließe sich die schon mit einem Metal Layer Spin --> Stepping B2 beheben oder ist das was tiefer architekturbedingtes, z. B. der L3 Cache, der ja bei Intel aus Gründen der besseren Taktbarkeit des Corebereiches eine eigene Taktdomäne hat?

robbitop

2017-08-26, 09:18:52

Dass PR nur ein Respin von SR ist, ist eigentlich seit Monaten klar.
Ohne Einblick in das Design wird wohl niemand fundierte Aussagen zu den Ursachen/Bottlenecks bei SR treffen können. Wohl aber spekulieren. AMD wird nicht ohne Grund ein Respin bringen. Sollte also etwas Takt dabei rauskommen.

basix

2017-08-26, 11:40:47

Etwas Takt, evtl. etwas IPC, besseres Perf/W und wahrscheinlich Unterstützung für schnelleren Speicher. Das kann irgendwas zwischen 10-30% bringen.

reaperrr

2017-08-26, 12:28:50

6 Kerne pro CCX könnten auch für den kleineren Chip (Notebook/APUs) Sinn machen, da man mit 3x4 keine schöne Aufteilung hinbekommt: 2x4 Kerne wirken ein bischen viel, vor allem wenn man den Chip auch für Notebooks braucht. 1x4 Kerne könnten dagegen für 2019/2020 schon wieder etwas wenig für APUs sein. Und ein eigenes CCX-Design für den kleinen Chip läuft der Strategie entgegen, dass man eigentlich durch das einheitliche Design Entwicklungskosten einsparen wollte.
Nach bisherigen Roadmaps (weiß nicht mehr, ob geleakt oder offiziell) wird es beim Raven Ridge-Nachfolger bei 4 Kernen bleiben, trotz 7nm.

Bei den EPYC-Folien hat AMD erklärt, dass 3 der 4 vorhandenen IF-Links für die Verbindung zu den anderen 3 Dies auf dem MCM genutzt werden. Theoretisch bräuchte AMD also für Zen2 nur einen IF-Link draufpacken (oder 2, um Redundanz bei Defekten zu haben) und den Chip-Aufbau ansonsten weitgehend beibehalten, dann fällt der Chip auch klein genug aus, um 6 davon auf ein MCM zu kriegen.
Der Hauptgrund, der dagegen spricht, wäre die erhöhte Redundanz an brachliegenden Speicherinterfaces und PCIe-Lanes. Ich denke nicht, dass Starship schon wieder einen neuen, noch größeren Sockel kriegt.

Wenn Zen2 ein 12C-Die wird, rechne ich aber eher mit 3 CCX @ 4C, nicht mit 2 CCX @ 6C. Sonst bräuchte AMD schon drei verschiedene CCX (6C für Server-Desktop-Chip, 4C für APU, 2C für embedded/low-cost APU), und gerade die Verdrahtung der Kerne wäre bei 6C viel komplizierter als bei 4C.

Leonidas

2017-09-02, 13:43:59

Dass PR nur ein Respin von SR ist, ist eigentlich seit Monaten klar.

Korrekt. Ergab sich schon daran, das es gemäß älteren Roadmaps noch auf Ende 2017 stand (nun Anfang 2018). Das konnte niemals Zen 2 sein, denn Zen 2 wird ziemlich sicher den Sprung zu 7nm machen.

Nach bisherigen Roadmaps (weiß nicht mehr, ob geleakt oder offiziell) wird es beim Raven Ridge-Nachfolger bei 4 Kernen bleiben, trotz 7nm.

Der RR-Nachfolger muß ja auch nicht zwingend auf Zen 2 aufsetzen. Kann ja Basis Pinnacle Ridge sein. Zen 2 ist faktisch ein neues Majorprodukt durch die neue Fertigung, da kann man schlecht andere Produkte davon abhängig machen, weil die Verspätung des einen dann die Verspätung des anderen nach sich zieht.

Oder es gibt eine andere Auflösung hierfür. Das AMD zwei grundsätzliche verschiedene CCX designt, hat allerdings in jedem Fall geringere Chancen.

HOT

2017-09-02, 14:44:41

Das macht keinen Sinn. Die 2019er APU wird genauso 7nm und Zen2 sein, wie die vorher erscheinde 7nm CPU.

SR ist das Initialprodukt und RR ist Pinnacleridge Generation. Ähnlich wie Trinity damals Piledriver war.

basix

2017-09-02, 15:19:18

Wenn Zen2 ein 12C-Die wird, rechne ich aber eher mit 3 CCX @ 4C, nicht mit 2 CCX @ 6C. Sonst bräuchte AMD schon drei verschiedene CCX (6C für Server-Desktop-Chip, 4C für APU, 2C für embedded/low-cost APU), und gerade die Verdrahtung der Kerne wäre bei 6C viel komplizierter als bei 4C.

Ich denke Zen 2 in 7nm werden wir in Produkten <4 Cores gar nicht mehr sehen. Ein 6C CCX in 7nm ist ca. 30mm2 gross, dort noch die paar letzten Quadratmillimeter zu sparen und dafür ein quasi separates Design zu machen halte ich für nicht sinnvoll. Verschiedene CCX aufzulegen macht innerhalb einer Generation mMn einfach keinen Sinn, da kann man den "CCX als Grundmodul in allen Produkten" Gedanken gleich begraben. Das ist ja genau die grosse "Sexyness" am CCX Design. Deshalb eher ein 6C CCX und bei den kleinen APUs dementsprechend deaktivieren. Intel bringt mit Coffee Lake auch 4C in den 15W TDP Bereich und das ist noch in 14nm(++).

Ich tendiere stark auf ein 6C CCX bei Zen 2 und 8C bei Zen 3. Einfach weil damit die gesamte Plattform an sich von Ryzen, Threadripper und vor allem EPYC vom Aufbau her gleich bleibt (2x CCX pro Die, max. 2 Hops von CCX zu CCX, Anzahl IF Verbindungen zwischen den Chips, Software Unterstützung aufgrund gleichbleibender NUMA Architektur). Nicht dass es unmöglich wäre, aber mit einer noch höheren Anzahl CCX pro Die steigen die Latenzen entsprechend. Und man sieht ja bereits heute die Nachteile der höheren Latenz. Die aufwändigere Verdrahtung halte ich für das wesentlich kleinere Übel. Bei Intel klappt es bis hinauf zu 10 Cores ja auch ganz gut.

APU = 1 CCX
Ryzen = 2 CCX
Threadripper = 2x Ryzen
EPYC = 4x Ryzen

Ein einziges CCX Design, spart massiv Zeit und Entwicklungs- / Validierungskosten. Wenn es zwei APU Designs gibt dann eher mit unterschiedlich grossen GPUs. In 7nm haben schon um die 2k Shader Platz in 100mm2. Eine 6C APU mit 2k Shadern (ca. 200mm2) + 1x Low Cost HBM Stack mit 4-8GB und ohne Si-Interposer in 65W wäre für die meisten Heim-PCs genug zum Arbeiten und Spielen (1080p). Das wäre nämlich ca. R5 1600 + RX 580 Leistung. Für mich die perfekte Wahl für OEM PCs: Geringe Integrationskosten, geringe Abwärme und Leistungsaufnahme, genug Leistung für den Grossteil der Leute. Klar, auch ein 4C CCX würde hier vermutlich reichen. Die 10mm2 zu sparen verglichen mit einem potentiell gut vergrössertem Einsatzgebiet sowie marketingtechnischen Vorteilen ("ein echter Hexa-Core, perfekt für anspruchsvolle Anwendungen") ist for mich ein No-Brainer.

Und falls jemand Bedenken zur Leistungsaufnahme hat:
8C gibt es mit dem R7 1700 heute schon in 65W. Die Leistungsaufnahme soll mit 7nm um >60% sinken. Ein etwa gleich hoch getakteter 6C CCX kann also bei ca. 20-25W liegen. Hier nochmals 40-45W für die GPU sind ebenfalls nicht unrealistisch (220W ASIC Power bei RX Vega 64 ergibt nach gleichem Rechnungsmasstab in 7nm und 2k Shadern 44W). Der HBM benötigt noch ca. 10W, mit geringeren Taktraten oder Teillastbetrieb-Gedanke lässt sich das auch noch reinpressen :D

gmb

2017-09-02, 15:50:34

Intel bringt mit Coffee Lake auch 4C in den 15W TDP Bereich und das ist noch in 14nm(++).

Das ist Kabylake-R mit 14nm+.

reaperrr

2017-09-02, 21:30:48

Der RR-Nachfolger muß ja auch nicht zwingend auf Zen 2 aufsetzen. Kann ja Basis Pinnacle Ridge sein. Zen 2 ist faktisch ein neues Majorprodukt durch die neue Fertigung
Der zeitliche Abstand zwischen Zen2 (Starship) und dem RR-Nachfolger war auf der Roadmap, die ich gesehen habe, aber sogar größer als zwischen Zen/SR und RR, und es war ausdrücklich von 7nm die Rede.

Leonidas

2017-09-03, 04:18:30

Dann sieht es tatsächlich so aus, als würde RR direkt zu Zen 2 gehen.

HOT

2017-09-03, 10:09:42

RR ist PinnacleRidge, also eine Art Zen+. Zen2 ist 7nm.
Ach so, ich glaub ich hab das falsch verstanden, da fehlt ein "es von" in dem Satz oder? ... "als würde es von RR direkt zu Zen2 gehen"

AlterSack

2017-09-06, 19:51:48

Wenn ich nochmal nerven dürfte...:

Träume davon, dass Zen2 grundsätzlich als SOC im Interposerdesign kommen könnte.
Im Interposer sollte die SB sowie sämtliche NB-Funktionen + Speichercontroller
integriert sein. Obendrauf dann die puren CCX + evtl. HBM2 als HBCache + ein Navi-Die
für die APUs. Hätte auch den Vorteil dass, falls Navi als MCM kommt,
ebenfalls mit den Speichercontrollern im Interposer (ja ich weiss, die Latenzen:rolleyes:), AMD nur zwei GPU Dies bräuchte.
Eines z.B. mit 32 CU und ein kleineres für Mainstream APUs mit vllt. 16 CU.

basix

2017-09-12, 19:52:06

Mein Vorschlag für Zen+:

+10% IPC
+10% Takt
Offizieller DDR4 3200 Support (+20%), somit +20% Infinitiy Fabric Takt
Selbe TDP

Damit wäre man auf Kabylake / SKL-X Niveau was IPC und Takt betrifft. Die +20% IF / DDR4 Takt helfen in Spielen viel und korrelieren schön mit den 2x +10% auf Kernseite. Zudem würde man auch bei Spielen in den meisten Fällen zu Intel aufschliessen.

Screemer

2017-09-12, 23:14:08

Ich wäre ja für unterschiedliche taktdomains für if und ram zu haben. 10% mehr takt halte ich angesichts von cfl auch für zu wenig. Außerdem hoffe ich, dass die Dinger bis März kommen.

Der_Korken

2017-09-12, 23:33:53

Mal eine doofe Frage: Angenommen, dass das IF zwischen den beiden CCX tatsächlich etwas zu langsam ist. Wäre es dann nicht besser die Busbreite zu erhöhen statt den Takt? Kostet sicherlich etwas mehr Diespace, dafür bleibt die Spannung geringer (=sparsamer). Die leicht höhere Latenz bei geringerem Takt (vllt so 2 Core Cycles) dürfte doch fast egal sein, da die Kommunikation hinter dem L3 stattfindet, der bereits eine Latenz von 40 Cycles hat.

w0mbat

2017-09-13, 08:50:15

@basix: Ich denke nicht, dass wir mit Pinnacle Ridge schon IPC Verbessrungen sehen werden, abgesehen von minimalen Änderungen. Ich denke, PR wird sich eher auf etwas höhere Taktraten fokusieren, ein 4,5GHz Ryzen wäre schon super und würde bedeuten, dass Intel bei ST workloads nicht mehr so weit vorne liegt. Die 10-15% IPC sind nämlich nicht das Problem, sondern eher die 20% mehr Takt.

Wenn AMD 10% mehr Takt hinbekommt, ohne die sehr gute Effizienz von Ryzen zu stören, wäre das schon mehr als genug. Dazu noch ein neues stepping (z.B. C3) mit einigen bugfixes und schon haben wir ein super Produkt. Klar, ein optimierter IMC wäre auch wünschenswert (mein Traum sind 2x16GB DDR4-3200 CL14 DR) und ich bin mir sicher, mit etwas Arbeit an der cache Struktur könnte AMD "relativ" einfach viel gewinnen. Aber Zen 2 kommt ja auch noch :D

@Der_Korken: Ich denke, dass ein "breiteres" IF schon problematisch werden könnte. Vielleicht nicht für Ryzen selber, aber Epyc hat ja 4 Dies und dann hat man also 4x die Diespace Kosten. Ich glaube es gibt eine gute Chance, dass der IF Takt mit Zen 2 vom IMC abgekoppelt wird und wir insg. höhere Taktraten sehen. Auf 7nm wird das auch kein Problem mehr sein.

Naitsabes

2017-09-13, 13:09:38

ich kann mir vorstellen, dass diese Abkopplung bereits bei Raven Ridge erfolgt. Da müsste der uncore ja eh angepasst werden und kann ihn anschliesend auch für Zen2 nutzen.

basix

2017-09-13, 18:10:14

Eine eigene IF Taktdomain wird eher nicht bei PR kommen. Bei Zen 2 sehe ich da eher Chancen. Eine Halbierung der Latenz wäre schön :) Falls möglich über die Anzahl Cycles und nicht eine Takterhöhung.

Nimmt man folgende Grafik als Anhaltspunkt, beträgt die Inter-CCX Latenz bei 2400er RAM ca. 95ns und somit ca. 110-120 Cycles. Halbiert man die Anzahl Cycles und nicht den Takt wäre das bezüglich Stromverbrauch evtl. besser. Kombiniert man halbierte Latenz-Cycles mit 3200er RAM käme man auf ca. 36ns und somit total 80ns und auf HSW-E / BDW-E Niveau. "Nachteil" der Architektur behoben ;)
https://www.pcper.com/files/review/2017-06-16/latency-pingtimes.png

Das selbe Resultat würde man mit DDR5-6400 (Zen 3?) erhalten. Evtl. die pragmatischere Lösung. Inkl. halbierter Anzahl Cycles und 25% mehr Core/L3 Takt wäre das aber der Knaller (total ca. 50ns Latenz und somit schon nahe an Kabylake Niveau auf 8-16 Kernen anstatt 4C)

X.Perry_Mental

2017-09-14, 16:14:50

Eine eigene IF Taktdomain wird eher nicht bei PR kommen. Bei Zen 2 sehe ich da eher Chancen. Eine Halbierung der Latenz wäre schön :) Falls möglich über die Anzahl Cycles und nicht eine Takterhöhung.
Hmm, so wie ich die Zen-Taktdomänen verstanden haben, hat der IF bereits eine Eigene, die allerdings mit dem Takt der Speicherdomäne betrieben wird - siehe https://en.wikichip.org/wiki/amd/zen#Clock_domains. Praktisch macht das momentan natürlich keinen Unterschied, ein zukünftiges Zen2-Design könnte dann aber leichter über Teiler angepasst werden.
Grüße: Perry

BoMbY

2017-09-14, 16:38:39

@Der_Korken: Ich denke, dass ein "breiteres" IF schon problematisch werden könnte. Vielleicht nicht für Ryzen selber, aber Epyc hat ja 4 Dies und dann hat man also 4x die Diespace Kosten. Ich glaube es gibt eine gute Chance, dass der IF Takt mit Zen 2 vom IMC abgekoppelt wird und wir insg. höhere Taktraten sehen. Auf 7nm wird das auch kein Problem mehr sein.

Ich denke nicht, dass AMD viel an dem internen IF ändern wird. Wünschenswert wären Latenzverbesserungen (durch Bug/Overhead-Beseitigung), auch in Richtung MC. Wichtiger wäre es für AMD IMHO den DesignWare Enterprise 12G PHY (https://www.synopsys.com/dw/ipdir.php?ds=dwc_ether_enterprise12g) gegen z.B. einen DesignWare Multi-Protocol 25G PHY (https://www.synopsys.com/dw/ipdir.php?ds=dwc_multi_protocol_25g_phy) zu tauschen, damit sollten dann deutlich schnellere Verbindungen zwischen die MC-Dies und Sockeln möglich sein.

robbitop

2017-09-14, 16:43:11

Wenn es einfach möglich wäre, hätte AMD für IF die Latenz kleiner gemacht. Sieht man ja auch an Intels Mesh, dass da einfach Grenzen sind. Den Preis bezahlt man eben für die Skalierbarkeit.

basix

2017-09-14, 22:10:00

Wenn es einfach möglich wäre, hätte AMD für IF die Latenz kleiner gemacht. Sieht man ja auch an Intels Mesh, dass da einfach Grenzen sind. Den Preis bezahlt man eben für die Skalierbarkeit.

Wer sagt, dass es einfach sein soll? ;) Hier sehe ich einfach für uns non-Server User ein grosses Verbesserungspotential. Für die Server-Entwicklung stand eine sehr niedrige IF Latenz einfach nicht im Fokus. Gut genug sicher aber nicht aussergewöhnlich gut. Parallelisierte Aufgaben scheinen Zen ja auch mit der hohen IF Latenz zu liegen :)

AMD hat mal erwähnt, dass es ein paar "Low Hanging Fruits" im Design gibt, welche einiges an Leistung bringen sollen. Vielleicht ist ein Teil davon IF mit geringerer Latenz. Das gilt aber mal nur für Single-Die und CCX-zu-CCX. Bei off-chip Links wie bei Threadripper / EPYC wird eh noch eine andere Suppe gekocht.

robbitop

2017-09-15, 07:28:12

Wenn selbst Intels Fabric das Problem hat, wird sich daran nicht grundlegend mittelfristig etwas daran ändern lassen. Zumal die Fabric sicher nicht der einzige Bottleneck ist. Die wird auch überschätzt. Ab 1600 MHz Takt scheint die Skalierung von noch höherem Takt sich in Grenzen zu halten. Ist bei Intels Mesh ähnlich. AMD wird sicherlich einige Verbesserungen in der mArch selbst bringen.

basix

2017-09-15, 09:50:45

Wenn selbst Intels Fabric das Problem hat, wird sich daran nicht grundlegend mittelfristig etwas daran ändern lassen.

Intels Fabric = IF? SCNR ;D

Ist die Frage, was das Ziel des Fabric ist. Ist es nicht die "uniforme Latenz" zwischen allen Kernen? Das von mir gepostete Bild deutet es ein wenig an (BDW-E 10C vs. HSW-E 8C). Leider hat man bei verschiedenen Kernzahlen nicht noch die gleiche Architektur. Wenn das bei Intel bis hinauf zu 28 Kernen identisch skaliert, könnte man es für weniger Kerne grundsätzlich schneller machen. Oder irre ich mich da?

w0mbat

2017-09-20, 21:29:12

https://twitter.com/PatrickMoorhead/status/910544559955861504/photo/1

Pinnacle Ridge mit 12nm LP anstatt 14nm+?

deekey777

2017-09-20, 21:35:57

https://twitter.com/PatrickMoorhead/status/910544559955861504/photo/1

Pinnacle Ridge mit 12nm LP anstatt 14nm+?
GLOBALFOUNDRIES Introduces New 12nm FinFET Technology for High-Performance Applications (https://www.globalfoundries.com/news-events/press-releases/globalfoundries-introduces-new-12nm-finfet-technology-for-high-performance-applications)

“We are pleased to extend our longstanding relationship with GLOBALFOUNDRIES as a lead customer for their new 12LP technology,” said Mark Papermaster, CTO and senior vice president of technology and engineering, AMD. “Our deep collaboration with GF has helped AMD bring a set of leadership high-performance products to market in 2017 using 14nm FinFET technology. We plan to introduce new client and graphics products based on GF’s 12nm process technology in 2018 as a part of our focus on accelerating our product and technology momentum.”

Interessant ist es.

Agent117

2017-09-20, 23:27:14

https://twitter.com/PatrickMoorhead/status/910544559955861504/photo/1

Pinnacle Ridge mit 12nm LP anstatt 14nm+?

Risk Production in H1 2018, Serienfertigung entsprechend dann frühstens Ende H1 2018, eher später. Im Juni hieß es allerdings noch Risc Production H1 2018, Serienfertigung H2 2018 für 7nm LP;(

https://www.golem.de/news/auftragsfertiger-globalfoundries-7lp-technik-startet-anfang-2018-1706-128378.html

Sieht für mich jetzt so aus, als bringt man das , was man mal in 7nm LP bringen wollte nun in 12nm LPP und das im gleichen Zeitraum.

Pinnacle Ridge soll hingegen zur Jahreswende zusammen mit Raven Ridge erscheinen und die 2000er Serie bilden. Für 12nm LPP wäre das viel zu früh.

deekey777

2017-09-20, 23:50:47

http://www.digitimes.com/news/a20170920PD207.html

Wenn Intel die 10nm-Generation erst Ende des nächsten Jahres bringt, warum dann die Eile mit 7 nm?

w0mbat

2017-09-21, 22:07:19

Risk Production in H1 2018, Serienfertigung entsprechend dann frühstens Ende H1 2018, eher später. Im Juni hieß es allerdings noch Risc Production H1 2018, Serienfertigung H2 2018 für 7nm LP ;(

Nein, die normale Produktion für 12nm LP (als 14nm LPP+ Ersatz) startet im Q1 2018 und für 7nm beginnt dann im H1 2018 die risk production. Wie gesagt, ich denke Pinnacle Ridge kommt mit 12nm LP im Q1 2018 (darauf warte ich :D ).

https://i.imgur.com/eE9LJuJ.jpg

deekey777

2017-09-21, 22:38:59

Dieser Slide unterscheidet sich von den gestrigen.

y33H@

2017-09-21, 23:17:01

Nur weiter hinten im Deck ^^

deekey777

2017-09-22, 00:09:22

Nur weiter hinten im Deck ^^
Es ist ein Unterschied zwischen „Production Start in Q1“ und „Risk Production in H1 2018“.

w0mbat

2017-09-22, 01:04:31

Ich denke das "Risk Production in 1H2018" war ein Fehler, das gehört zu 7nm.

tm0975

2017-09-22, 08:47:15

Piefkee

2017-09-22, 08:58:18

https://www.anandtech.com/show/11854/globalfoundries-adds-12lp-process-tech-amd-first-customer

The new 12LP relies on the groundwork set by the 14LPP, but uses 7.5T libraries, which is one of the ways that enables GlobalFoundries to shrink die sizes by increasing transistor density. Since the library contains different elements, IC developers have to “recompile” their designs to take advantage of the process. Meanwhile, since the 12LP and the 14LPP are very similar, for GlobalFoundries’ existing customers migration path to the 12LP is pretty straightforward.

Wenn ich das richtig verstanden habe ermöglicht die neue Library das vorhande 14nm LPP Design neu zu compilieren und das war es mehr oder weniger mit dem Design aufwand. Hört sich viel Versprechend an.

Die 10% Performance steigerung werden über den Takt generiet also würde die Ryzen OC "Wall" von 4Ghz auf 4,4Ghz alleine durch den Prozess gesteigert. Wenn AMD jetzt noch etwas an den Latenzen arbeitet, dürfte auch IPC um ein Paar Prozent steigern. Da ist nämlich noch ordentlich Potenzial.

Meine Spec. (Optimistisch)
Ryzen 1800x Base 3,6 Ghz, Turbo 4,0Ghz (OC 4,2Ghz), Broadwell IPC
Ryzen 2800x Base 3,9 Ghz, Turbo 4,3 Ghz (OC 4,5Ghz), Skylake IPC

deekey777

2017-09-22, 09:04:10

Sprich GloFo fixt mit 12LP das, was sie mit Samsungs 14nm-Prozess verbrochen haben. ;D

HOT

2017-09-22, 09:23:12

PinnacleRidge ist aber wohl parallel zu SummitRidge entwickelt worden, daher wird das nicht eine einfache Anpassung oder neue Rev. sein, das ist schon mMn ein eigenes Produkt. Vielleicht sowas wie Vishera zu Zambezi war. Die Analogie gefällt mir ganz gut - also Taktoptimierung, Bugfixing und Aufweiten der schlimmsten Flaschenhälse, im Gegensatz zu Vishera aber dann sogar mit etwas besserer Fertigung.
Vega10 wird sicher einfach recompiled und dann in 12LP zusammen mit Vega11 released.
Das große Fragezeichen ist RavenRidge, aber ich denke, der ist auf 14LPP entwickelt worden und wird demnächst schon released und wird spät in 2018 noch in 12LP refresht werden.

w0mbat

2017-09-22, 09:52:11

Also aktueller Stand der Spekus:

AMD "Pinnacle Ridge" aka Zen+
Ryzen 2xxx ?
1H 2018
12nm LP

deekey777

2017-09-22, 10:13:16

basix

2017-09-22, 12:25:58

exakt wombat. 12LP volumen in Q1 und dann definitiv auch zeitnah chips. wahrscheinlich wird es ende q1 einen zen-refresh in 12LP geben und im Sommer einen Vega Refresh in 12 LP. das paßt ganz gut, weil dann so ziemlich genau ein jahr rum ist zum vorgänger. 7LP dann risk in 2018, cpus in q1 2019 und gpus in q2 2019. wieder ein jahr später. paßt also auch. alles weitere dann, wenn evu bereit steht

So in etwa erwart ich das auch.

Meine Spec. (Optimistisch)
Ryzen 1800x Base 3,6 Ghz, Turbo 4,0Ghz (OC 4,2Ghz), Broadwell IPC
Ryzen 2800x Base 3,9 Ghz, Turbo 4,3 Ghz (OC 4,5Ghz), Skylake IPC

Ich erhoffe mir noch etwas mehr Takt und/oder IPC :D Die Latenzgeschichte ist aber gerade für Gaming relevanter, IPC und Takt helfen aber immer.

Agent117

2017-09-22, 18:11:57

Ich denke das "Risk Production in 1H2018" war ein Fehler, das gehört zu 7nm.

Danke für die Aufklärung, dann ergibt das alles auch zeitlich Sinn.
Schonmal gut zu wissen dass Pinnacle Ridge dann sehr wahrscheinlich den neuen 12nm Prozess nutzt und somit nicht bloß ein Summit Ridge B2 oder C0 Stepping ist.

Agent117

2017-09-22, 18:27:08

PinnacleRidge ist aber wohl parallel zu SummitRidge entwickelt worden, daher wird das nicht eine einfache Anpassung oder neue Rev. sein, das ist schon mMn ein eigenes Produkt.

Interessanter Punkt, hab das auch in Erinnerung, dass irgendein AMD Mitarbeiter das mal sagte. Hörte sich so an, dass PR mehr als nur ein fehlerbereinigter Summit Ridge ist. Weiß aber nicht mehr ob da von Pinnacle Ridge auch die Rede war oder allgemein vom Nachfolger. Dann könnte auch Zen 2 und nicht Pinnacle Ridge gemeint worden sein. Hast du vlt noch den Link zu der Aussage, fnde das leider nicht im Netz

gmb

2017-09-24, 00:19:00

Sieht für mich jetzt so aus, als bringt man das , was man mal in 7nm LP bringen wollte nun in 12nm LPP und das im gleichen Zeitraum.

Pinnacle Ridge soll hingegen zur Jahreswende zusammen mit Raven Ridge erscheinen und die 2000er Serie bilden. Für 12nm LPP wäre das viel zu früh.

Das denke ich auch. Meiner Info nach ist Pinnacle Ridge geplant für Q1-Q2 in 14nm. Wenn man jetzt mit einem späten Wechsel auf 12nm spekuliert, passt der ursprüngliche release Zeitraum zu Pinnacle Ridge nicht mehr. Also wenn Pinnacle Ridge kurzfristig auf 12nm umgestellt wurde, erwarte ich den nicht vor Q3 2018. Beides zusammen würde nicht passen.

Unicous

2017-09-24, 00:35:51

Was für ein bullshit.:rolleyes: "Meiner Info nach":rolleyes::rolleyes:

gmb

2017-09-24, 01:09:23

Von dir kommt auch nur Müll.

w0mbat

2017-09-24, 04:47:31

Entspannt euch mal...

b2t: laut den aktuellen Folien läuft 7nm LP weiterhin nach Plan, also risk production im 1H18 und start im 2H18. IMHO passt da 12nm LP nur rein, wenn es wirklich 14nm LPP+ ersetzt. Wenn Pinnacle Ridge noch in 14nm LPP+ kommt, zB im 1Q18, und Zen 2 mit 7nm LP im 1H19 kommt, wo ist da noch für 12nm LP Platz?

Zwei Möglichkeiten: 12nm LP ersetzt 14nm LPP+, oder 12nm LP ersetzt erstmal 7nm LP. Da aber 7nm LP weiterhin nach Plan kommen soll, macht das keinen Sinn. Es wird ja extra erwähnt, dass ein 14nm LPP+ design sehr einfach auf 12nm LP gebracht werden kann. Ich gehe jetzt einfach mal davon aus, dass PR in 12nm LP kommt, aber wer weiß.

Wenn die neuen Folien von einer 7nm LP Verschiebung gesprochen hätten, also zB risk production im 2H18 oder noch später, würde 12nm LP als Zwischenschritt Sinn machen. Aber so? Ich sehe zwischen 14nm LPP+ und 7nm LP einfach keinen Platz, außer 12nm LP ersetzt eben 14nm LPP+.

robbitop

2017-09-24, 09:35:44

PR ist mit 14nm+ angekündigt worden. Würde mich nicht wundern, wenn man den ala TSMC einfach auf 12nm umbenannt hätte. Bei TSMC bringt dieser bei gv100 nur 5% Flächenvorteil und ist immerhin schon so reif, dass man eine 8xxmm2 große GPU fertigen kann. Sind halt nur optimierte Altprozesse.

Ein 7nm Design auf den optimierten Vorgängerprozess zu portieren erscheint in diesem Zusammenhang nicht besonders sinnvoll. 7nm ist 2019. Passt nach wie vor zu Zen 2. Lisa sagte ja dieses Jahr, dass es in 2017 bereits erste 7nm tapeouts geben wird. Aus heiterem Himmel stößt man solche Pläne sicherlich nicht um.

HOT

2017-09-24, 11:26:48

PR ist 12LP, das ist das einzige Produkt, wo das wirklich sicher ist. Und ja, es könnte einfach ne Umbennung sein.

Brillus

2017-09-24, 14:38:32

Ich geh auch einfach von einer Umbenennung des Prozesses aus. Und bei den Kernen keine Änderung, sondern Optimierung des Uncore-Bereich. Speicherinterface für höheren Takt, evtl. auch 10Gb USB.

w0mbat

2017-09-24, 15:19:34

Aber AMD hat doch gesagt, dass 12nm LP neue 7.5T libraries nutzt. Also eine reine 14nm LPP+ Umbenennung kann es dann ja nicht sein.

fondness

2017-09-24, 17:36:27

Natürlich war es eine reine Umbenennung. Als ob man einen neuen Prozess kurz vor Produktionsstart man eben aus dem Ärmel schüttelt. Daran wird seit Jahren gearbeitet. Es gab mit Sicherheit schon ein Tapeout von AMD, als man damals von 14nm+ sprach. Das ändert man nicht mal eben über Nacht.

Unicous

2017-09-24, 17:48:07

So sieht es aus. Man sollte auch mal 1 und 1 zusammenzählen können und daraus dann folgern, dass sich das Produkt verschiebt weil es in die eigene, verlotterte Narrative passt.:rolleyes:

w0mbat

2017-09-24, 21:17:41

HOT

2017-09-25, 13:55:39

Nein, AMD lügt nicht, GloFo hat nur den Prozess umbenannt.

fondness

2017-09-25, 17:36:29

D.h. AMD lügt und du weißt es besser?

Ist so eine gehässige Frage wirklich nötig? Nein AMD lügt nicht, der Prozess wurde umbenannt, deshalb sprach man zu Beginn von 14nm+ und nun von 12nm. Keine Ahnung, was daran nicht zu verstehen ist.

fondness

2017-09-25, 18:40:00

Schnoesel

2017-09-25, 18:42:39

Also wenn Zen2 wirklich noch für AM4 kommt wäre das natürlich echt ein Knaller und ein Schlag in Intels Chipsetpolitik. Fände ich gut :biggrin:

Mal sehen ob sich das bewahrheitet.

fondness

2017-09-25, 18:44:40

Das Socket AM4 bis 2020 aktuell sein wird, ist schon lange offiziell.

Gorkon

2017-09-25, 19:25:03

Ich wette immer noch ne Kiste Bier dagegen. Mit Zen 2 kommt AM4+ ;)

Schnoesel

2017-09-25, 19:28:06

Das Socket AM4 bis 2020 aktuell sein wird, ist schon lange offiziell.

Imho wurde von Support gesprochen den es bis 2020 gibt und es keine klare Aussage das die 7nm CPUs auch noch für AM4 kommen.

HOT

2017-09-25, 20:00:42

Ich wette immer noch ne Kiste Bier dagegen. Mit Zen 2 kommt AM4+ ;)
Da wirst du verlieren. Zen3 wird sicherlich DDR5 und PCIe5 bringen, aber Zen2 sicher nicht. Wie unschwer zu erkennen ist, ist Picasso einfach ein 12nm RR, das ist genau wie ich das vermutete. Dem reicht also AM4. Rot ist 14/12nm, gelb ist 7nm und blau 28nm auf der Folie.
Lustig dass jetzt Künstler dran sind :D.
Anfang 2018: RR 14LPP
2. oder 3.Quartal dann PR in 12LP
3. Quartal dann Vega @12LP
4. Quartal V20 @N7FF
Anfang 2019: Picasso = RR @12LP
Mitte 2019: Matisse @7LP
2.Hj 2019: Navi @7LP
Anfang 2020: Picasso-Nachfolger AM5 @7LP
2.Hj 2020: Zen3 @5LP (voll-EUV) AM5

würd ich sagen.

prinz_valium

2017-09-25, 20:15:20

Ich wette immer noch ne Kiste Bier dagegen. Mit Zen 2 kommt AM4+ ;)

und? das eine schließt das andere doch nicht aus.
Die CPU könnte locker auf beiden Plattformen laufen...

HOT

2017-09-25, 20:28:34

Aus dem Vega-Thread:
https://informaticacero.com/vega-20-llegara-q3-2018-apoyando-pcie-4-0/
Daraus kann man schließen, dass schon PR auch PCIe4 unterstützen wird, da Rome und V20 mit PCIe4 explizit bezeichnet sind. Rome besteht ja aus 4 PR-Dies. Übrigens kann man da auch sehen, dass PR erst ab Q3 startet. Epic war auch nur ein Quartal nach dem Launch von SR bereits verfügbar.
Es heißt also PinnacleRidge gegen 8-Kern-Coffeelake und Rome gegen CascadeLake und man scheint ziemlich zeitgleich zu sein.

basix

2017-09-25, 22:26:56

Pinnacle Ridge wird vermutlich irgendwo im April-Mai gelaunched. Ein relativ gebräuchliches Datum. PCIe 4 wäre schön, solange PR abwärtskompatibel mit den heute vorhandenen Motherboards bleibt.

Locuza

2017-09-26, 04:24:34

Keine Ahnung ob authentisch:

https://s26.postimg.org/loodkm7xl/AMD-_Matisse-_Picasso.jpg (https://postimages.org/)

https://informaticacero.com/amd-zen-2-llegara-2019-nombre-matisse-se-apoyara-aun-socket-am4/
Polaris-GPU bei Bristol-Ridge stimmt schon mal nicht.
Laut Videocardz-Folien kommen 2019 7nm APUs:
https://videocardz.com/69428/amd-snowy-owl-naples-starship-grey-hawk-river-hawk-great-horned-owl

Picasso stellt dann früher ein 14nm Refresh dar oder AMD splittet vielleicht die Zen-Entwicklung?
Alte Zen-Architektur in 7nm geshrinkt und im Desktop/Server-Segment Zen 2 mit größeren Kernen und AVX256/512-Support?

Platos

2017-09-26, 07:32:29

Pinnacle Ridge wird vermutlich irgendwo im April-Mai gelaunched. Ein relativ gebräuchliches Datum. PCIe 4 wäre schön, solange PR abwärtskompatibel mit den heute vorhandenen Motherboards bleibt.

Aber mal ehrlich, kauft sich hier jemand wirklich für's gleiche System eine PR CPU, wenn er schon jetzt ein Ryzen hat ? Wer so mit Geld um sich werft, der soll's lieber mir geben :biggrin:

dargo

2017-09-26, 07:45:14

Logisch... warum denn auch nicht? Das ist sogar der Plan bei mir gewesen. Bei Ryzen mit einem Sixcore einsteigen und bei PR/Zen2 dann ein 8-10 Kerner (je nach P/L) rein. Bis dahin sollte die Software auch ein Stückchen besser auf breiteres Multithreading ausgelegt sein als heute.

Loeschzwerg

2017-09-26, 07:51:34

10 Kerne?

dargo

2017-09-26, 07:57:02

Sorry, ich war schon mit dem Gedanken einen Schritt weiter. :D Bei 10 Kernen meine ich Zen2 in 7nm. Bei Zen2 gehe ich davon aus, dass der mit 12 Cores kommt.

Edit:
PR schau ich mir einfach in Ruhe an jetzt wo die AM4 Plattform steht. Wenn es ein sehr gutes Angebot gibt (zb. Mindstar, Rakuten/Ebay Rabatte) dann lege ich mit eventuell einen Octacore PR zu. Das lohnt sich aber wirklich nur wenn der Preis extrem heiß ist und AMD beim PR eine gute Schippe drauflegt. Sprich irgendwas im Bereich von +25-30% mehr Leistung (Summe aus mehr IPC + mehr Takt). Zen2 finde ich da schon interessanter. Wenn der "nativ" mit 12 Cores kommt würde es mich nicht wundern wenn dann ein Octacore zu Preisen von heutigen Ryzen Sixcores verkauft wird.

Loeschzwerg

2017-09-26, 08:01:22

Hehe, alles klar :)

PR und PCIe4 bin ich mir nicht so sicher, erwarte ich für die Consumer Plattform zumindest nicht.

Rancor

2017-09-26, 08:16:27

Ob ich mir PR hole, liegt primär an den Verbesserung im Bereich der IPC und der Clockspeed. Sollte es hier deutlich Verbesserungen geben ( OC um die 4,5GHZ ) und IPC auf Kaby Lake Niveau, könnte ich mir ein Upgrade auf eine 8-Core CPU durchaus vorstellen.

Das wird aber vermutlich erst mit Zen2 was werden, wobei AMD schon etwas gegen CoffeeLake tun sollte, weil das sind schon feine CPUs.

Gorkon

2017-09-26, 10:37:58

und? das eine schließt das andere doch nicht aus.
Die CPU könnte locker auf beiden Plattformen laufen...
Es ging aber afaik bei der "AM4 bis 2020" Diskussion darum, dass es der einzigste Sockel in AMDs Ökosystem bleibt; Ergo Zen 2 auch noch ohne Einbußen, außer evtl. bei Schnittstellen wie USB 3.2, etc., in quasi jedem Billig-AM4-Mobo läuft. Also keine AM2(+) / AM3(+) Geschichte ;)

mfg

HOT

2017-09-26, 10:38:12

Hehe, alles klar :)

PR und PCIe4 bin ich mir nicht so sicher, erwarte ich für die Consumer Plattform zumindest nicht.
Das kommt einfach darauf an, ob AM4/TR4 das schon packt. Wenn nicht, gibts bei Zen+/2 PCIe 4 halt nur im Serverbereich.

Es ging aber afaik bei der "AM4 bis 2020" Diskussion darum, dass es der einzigste Sockel in AMDs Ökosystem bleibt; Ergo Zen 2 auch noch ohne Einbußen, außer evtl. bei Schnittstellen wie USB 3.2, etc., in quasi jedem Billig-AM4-Mobo läuft. Also keine AM2(+) / AM3(+) Geschichte ;)

mfg

Für USB3.2 brauchst nur nen neuen Promontory, sonst nix... Es ist doch ganz einfach. Wenn die jetzt schon AM4 da dran scheiben ist das auch AM4, Punkt. Da steht nicht AM4+ oder AM5, da steht glasklar AM4. Es stellt sich dann nur noch die Frage ob mit PCIe4 oder nicht. Die Chips werden es können.

Es wird in 2020 sicherlich einen Zen2 Refresh in 7LP EUV geben, der AM5 mit DDR5 und PCIe5 bringen wird.
Zen3 ist glaube ich nicht vor 5nm GAAFETs zu erwarten.

BoMbY

2017-09-26, 14:46:31

Was an AM4 sollte denn nicht mit PCIe 4.0 funktionieren? Ja, vielleicht schaffen einige Mainboards die physikalische Zertifizierung nicht zu 100%, aber es gibt keinen technischen Grund warum eine PCIe 4.0 CPU nicht auf einem AM4/TR4-Board laufen sollte. PCIe (und CCIX was darauf basiert) ist Aufwärtskompatibel designed. Die Verbindung zwischen zwei Geräten wird immer erst mit PCIe 1.0 aufgebaut, und dann die Liste der unterstützten Standards ausgetauscht, und danach wird auf den größten gemeinsamen Nenner geschaltet.

Ich erwarte dennoch fest, dass es mit PCIe 4.0 CPUs auch AM4/TR4-Boards mit neuem Chipsatz geben wird, welche dann mit PCIe 4.0 x4 angebunden sind, um mehr I/O (z.B. NVMe, bzw generell PCIe 3.0 Lanes, anstelle von PCIe 2.0 Lanes) anzubieten.

HOT

2017-09-26, 15:03:33

Einen neuen Chipsatz wird es sicherlich geben, jo. Sowohl für PR als auch für Zen2.

Relic

2017-09-26, 16:10:38

PCIe 4.0 ist doch vollkommen irrelevant für den Markt, den AM4 abdeckt. Denk nicht, dass es AMD unterstützen wird.

basix

2017-09-26, 17:49:57

Aber mal ehrlich, kauft sich hier jemand wirklich für's gleiche System eine PR CPU, wenn er schon jetzt ein Ryzen hat ? Wer so mit Geld um sich werft, der soll's lieber mir geben :biggrin:

Und was, wenn PR 12C hat? :naughty::ass2:

Nee, Spass beiseite. Wie dargo schon erwähnt hat, wer im April z.B. einen R5 1600 gekauft hat und nun ein Jahr später ein 8C PR (oder eben 12C :D) wird wahrscheinlich schon einen schönen Leistungsboost bekommen. Den 1600er bekommt man sicher noch für anständiges Geld weg.

Loeschzwerg

2017-09-26, 18:46:33

PCIe 4.0 ist doch vollkommen irrelevant für den Markt, den AM4 abdeckt. Denk nicht, dass es AMD unterstützen wird.

Eben, gibt auch keine passende Produkte, da kann man sich den Aufwand für Tests sparen. PR scheidet hier für mich komplett aus.

Zen2 @ Consumer möglicherweise, aber dann auch nur für neue Boards.

basix

2017-09-26, 18:51:45

Eben, gibt auch keine passende Produkte, da kann man sich den Aufwand für Tests sparen. PR scheidet hier für mich komplett aus.

Zen2 @ Consumer möglicherweise, aber dann auch nur für neue Boards.

Neue Boards ja, aber eben hoffentlich rückwärtskompatibel mit den heutigen PCIe 3.0 AM4 Boards. DAS wäre für uns Konsumenten das Beste. Die Wahl, ob einem selbst PCIe 4.0 etwas nützt kann sich dann jeder für sich entscheiden.

Loeschzwerg

2017-09-26, 18:56:36

Das sollte theoretisch kein Problem sein, sofern Zen2 nicht noch zusätzliche Anforderungen stellt. Die Frage ist dann was die Boardhersteller machen. Über alle alten Boards ein neues Bios ausrollen oder nur für ausgewählte?

Wird man abwarten müssen, aber wünschen tue ich es mir zumindest auch.

Tarkin

2017-09-27, 10:49:49

https://www.digitimes.com/news/a20170927PD212.html

AMD to launch 12nm Ryzen in February 2018, says mobo makers
Monica Chen, Taipei; Joseph Tsai, DIGITIMES [Wednesday 27 September 2017]
AMD has informed its partners that it plans to launch in February 2018 an upgrade version of its Ryzen series processors built using a 12nm low-power (12LP) process at Globalfoundries, according to sources at motherboard makers.

The company will initially release the CPUs codenamed Pinnacle 7, followed by mid-range Pinnacle 5 and entry-level Pinnacle 3 processors in March 2018, the sources disclosed. AMD is also expected to see its share of the desktop CPU market return to 30% in the first half of 2018.

AMD will launch the low-power version of Pinnacle processors in April 2018 and the enterprise version Pinnacle Pro in May 2018.

Their corresponding chipsets, the 400 series, will also become available in March 2018 with X470- or B450-based motherboards to be the first to hit the store shelves. The chipsets are still designed by ASMedia and its orders for the chipsets are expected to grow dramatically starting January 2018.

Thanks to stable chip orders for Microsoft's and Sony's game consoles, increased demand for graphics cards, growing sales for its Ryzen 7/5 processors, new Ryzen Pro product line for the enterprise sector and the top-end Ryzen Treadripper processors, AMD managed to achieve 19% sequential growth in second-quarter 2017 revenues and expects the amount to grow further by 23% in the third quarter.

AMD said it does not comment on products that have not been announced.

johla

2017-09-27, 11:10:26

Kann man sagen, wie viel schneller ungefähr der PR als ein momentaner Ryzen sein wird?

gmb

2017-09-27, 11:18:06

Wahrscheinlich ein kleines Taktupdate mit den üblichen 100-200 Mhz mehr, viel mehr als das würde ich nicht erwarten. Sonst hätten die das Ryzen+ oder Ryzen 2 genannt, aber es ist immer noch Ryzen. Das wird einfach nur ein kleines Taktupdate mit ein bisschen Bugfixing.

HOT

2017-09-27, 11:19:47

Der Prozess bringt mindestens 10% mehr Leistung. Dementsprechend wird die Leistungssteigerung ausfallen. Die werden zudem den I/O-Bereich erneuert haben und den Zen CCX auf Rev.C gebracht haben, also Bugfixing getrieben haben.

gmb

2017-09-27, 11:35:22

Auf dem Papier bringt es vielleicht 10%. Ob sich das in reale Proukte ummünzen lässt, ist nochmal eine andere Frage.

Unicous

2017-09-27, 11:47:11

Ja, genau. Bitte nicht zu viel erwarten. Von Bulldozer auf Piledriver waren es im selben Prozess und neuem Stepping nur 400 MHz. Hier werden es mit neuem Stepping und "neuem" Prozess sicherlich nur 100-200MHz. :rolleyes::rolleyes::rolleyes:

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Gut für AMD wäre, wenn sie den XFR-Boost weiter ausbauen könnten, da liegt noch einiges an Performance begraben, 100-200MHz sind einfach zu wenig.

w0mbat

2017-09-27, 11:53:08

Pinnacle Ridge 12nmLP im Februar zusammen mit einem schönen X470 Mobo ist mein Traum :D

Die Frage ist nun, ob Pinnacle Ridge gegenüber Summit Ridge "nur" einen neuen Prozess mit neuem stepping bringt, oder ob sich mehr geändert hat. Also eher wie Bulldozer -> Piledriver -> Steamroller -> Excavator oder wirklich ausschließlich 14nmLPP -> 12nmLP.

5% mehr IPC, besserer IMC und 400MHz mehr Takt wären ein Träumchen ;)

Der_Korken

2017-09-27, 11:56:47

Gut für AMD wäre, wenn sie den XFR-Boost weiter ausbauen könnten, da liegt noch einiges an Performance begraben, 100-200MHz sind einfach zu wenig.

Die XFR scheitert imho an der extrem Taktwall, die Ryzen hat. Irgendwo ist einfach der Punkt erreicht, wo der Chip für je 100Mhz gleich mal je 100-200mV mehr Spannung braucht. Falls das nicht an der Fertigung liegt und AMD das besser hinbekommt, wird XFR interessant. Wobei ich nicht so recht verstehe, warum man XFR nicht generell in den Boost mit einberechnet. Bei GPUs wird der Takt ja auch einfach so lange nach oben geschraubt, bis man a) ins Powerlimit läuft b) ins Templimit läuft c) den maximal eingestellten Boost erreicht hat.