Diskussion zu: Intel kündigt die Core i-9000 X-Serie an HEDT-Prozessoren auf ...

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/intel-kuendigt-die-core-i-9000-x-serie-hedt-prozessoren-auf-basis-des-skylake-x-refreshs-fuer-d

[MaxMax]

Hi, weiß jemand oder wurde erwähnt, ob diese auch verlötet sein werden wie der i9-9900k? lg

[eratte]

Ja sind sie, dazu auch alle wieder 44 Lanes. Das zeigt wie Intel da seine Kunden behandelt hat.

[dildo4u]

Hi, weiß jemand oder wurde erwähnt, ob diese auch verlötet sein werden wie der i9-9900k? lg
https://www.golem.de/news/intel-prozessoren-core-i9-9900k-und-core-i9-9980xe-sind-verloetet-1810-136994.html

[Leonidas]

Hi, weiß jemand oder wurde erwähnt, ob diese auch verlötet sein werden wie der i9-9900k? lg


Die HEDT-Modellen waren immer verlötet bei Intel.

[dildo4u]

Skylake X nutzt Paste.


https://youtu.be/kYnUfXl0Gdw?t=300

[eratte]

Die HEDT-Modellen waren immer verlötet bei Intel.

Nein die LGA2066 für den Desktop sind alle nicht verlötet, erst jetzt die angekündigten wieder.

Broadwell-E war noch verlötet - danach nicht mehr.

[Eldoran]

Bei den HEDT CPUs ist der L3 Cache doch ohnehin immer per Hash über den ganzen (bzw. halben) CPU Die verteilt, es gibt also meines Wissens nur physisch so etwas wie den L3 eines Cores, jeder Core verwendet aber nach Speicheradresse immer alle vorhandenen Segmente des Nodes.
Aufgrund der spezifischen Anordnung ist die maximale Latenz bei LCC und HCC (10/18C) gleich hoch.
https://www.semiaccurate.com/2017/07/13/intels-purley-platform-architecture-step-forward/
Es sollte für die Latenz also relativ egal sein, ob 10 oder 18 L3 Segmente vorhanden sind.

[MaxMax]

also mein i9-7900x ist sicher NICHT verlötet, aus eigener erfahrung weiß ich das.

[OBrian]

Ja sind sie, dazu auch alle wieder 44 Lanes. Das zeigt wie Intel da seine Kunden behandelt hat.
Was wollt Ihr immer mit so vielen PCIe-Lanes? Die meisten Käufer werden keine Verwendung dafür haben. SLI bzw. Crossfire ist sowieso arg am Aussterben, für Mining tät's auch eine Lane pro Karte, aber Mining ist ja auch tendenziell erledigt. Klar, der ein oder andere professionelle Anwender nutzt mehrere Grafikkarten, aber ob da dann auch wirklich jede Karte 16 Lanes haben muss, wage ich auch zu bezweifeln. Diverse Tests bzgl. eingeschränkter Lanes oder PCIe-Level haben über die Jahre hinweg immer ergeben, dass es nicht sonderlich viel ausmacht. Dicke Controllerkarten kommen meist auch nicht über 8 Lanes hinaus.

Klar, unnötig viel zu haben, ist immer nett, für den Fall der Fälle – aber nur, wenn es nichts kostet. Aber PCIe-Controller kosten einiges, die treiben nämlich das TDP-Budget merklich in die Höhe, kosten auch Diefläche usw. Damit ist dann schon klar, dass die paar Prozent der Käufer, die exorbitant mehr Lanes gebrauchen könnten, schlicht Pech gehabt haben. Da muss man sich eben was anderes ausdenken. Wenn man mehr Rechenleistung benötigt, muss man das ja auch (und z.B. Cluster aufbauen).

[eratte]

Ohne Einschränkungen kann man auf den aktuellen Maintstreamplattformen nicht mal 2 PCIe 3.0 x4 SSDs betreiben.

Und die kleineren CPUs im HEDT küntlich auf 28 Lanes zu beschneiden von Intel war sehr Kunden unfreundlich, früher gab es das nicht und nun auch nicht mehr. Das zweite ist denke ich eine Reaktion darauf das man bei TR4 immer die 60 Lanes bekommt.

[kruemelmonster]

24 PCI Express 3.0 Lanes aus der CPU sowie weitere 44 PCI Express 3.0 Lanes aus dem Mainboard-Chipsatz

Genau andersrum, 44 Lanes von der CPU und 24 vom Chipsatz.

und zweitens stammt dieser Mehrcache dann von deaktivierten CPU-Kernen, ist also nicht ganz so effektiv wie Level3-Cache, welcher zu einem aktiven CPU-Kern gehört.

Bitte was? Erklärung?

Oder wurde der Satz geschrieben ohne die veränderte Cache-Hierarchie ggü den kleinen Desktop CPUs zu berücksichtigen?

[Gast]

Bitte was? Erklärung?

Oder wurde der Satz geschrieben ohne die veränderte Cache-Hierarchie ggü den kleinen Desktop CPUs zu berücksichtigen?


Kompletter Blödsinn.
Die Latenz wird höher je weiter der Cache vom Kern entfernt ist der ihn braucht.

Das ist bei über das DIE verstreuten Cache logisch. Ob mehr Kerne aktiv sind oder nicht ist vollkommen egal.
Die durchschnittliche Latenz im L3 wird mit dem größeren Cache schlechter, was aber auch normal ist, je größer der Cache wird, desto schlechter die Latenz, ansonsten würde man ja keinen mehrstufigen Cache verwenden sondern einfach einen großen schnellen Cache bauen.

[kruemelmonster]

1. Weniger Aggressivität im Tonfall würde helfen die Richtung deines Posts zu erkennen, welcher jetzt nicht grad durch Details glänzt.
2. Dein Post enthält Allgemeinplätze die nicht viel mit meiner Nachfrage zu tun haben - klar geht mit größeren Caches idR eine höhere Assoziativität einher welche die Latenz erhöht...allerdings steigert der größere Cache auch die Hitrate bzw senkt die Cache Misses, und erhöht somit die Leistung [das ist spätestens seit den 45nm Core2 mit ihrem verhältnismäßig großen L2 bekannt] -> schwarz/weiß Betrachtungen helfen hier nicht viel, es gibt einen Sweet Spot bzw eine Sweet Range
3. Wenn ich mit SKX-R ggü SKX mehr Cache bei gleicher Assoziativität bekomme, und der L3 Cache sowieso von jedem beliebigen als auch allen Kernen gemeinsam (*) genutzt werden kann, was soll dann der von mir zitierte Satz aus den News aussagen? (ernsthafte Frage, kann ja sein dass ich was in meinen Überlegungen übersehen hab)

* In all of Intel’s Core microarchitecture designs, both the L1 and L2 caches are private to each core, with the L3 shared among all cores. This is achieved by giving each core a ‘slice’ of L3 cache and having appropriate tags, but allowing all the other cores to pull data from it when needed.

[Gast]

1. Weniger Aggressivität im Tonfall würde helfen die Richtung deines Posts zu erkennen, welcher jetzt nicht grad durch Details glänzt.

Was ist an der Wahrheit aggressiv?
Falls ich jemanden damit beleidigt habe möchte ich mich hiermit entschuldigen, das war keinesfalls meine Absicht.


2. Dein Post enthält Allgemeinplätze die nicht viel mit meiner Nachfrage zu tun haben - klar geht mit größeren Caches idR eine höhere Assoziativität einher welche die Latenz erhöht...allerdings steigert der größere Cache auch die Hitrate bzw senkt die Cache Misses, und erhöht somit die Leistung [das ist spätestens seit den 45nm Core2 mit ihrem verhältnismäßig großen L2 bekannt] -> schwarz/weiß Betrachtungen helfen hier nicht viel, es gibt einen Sweet Spot bzw eine Sweet Range

Mit der Assoziativität hat die Latenz jetzt nicht direkt was zu tun, insbesondere bekommt ein gegebenes Cachedesign keine bessere Latenz, wenn die Assoziativität durch teilweises deaktivieren abnimmt.

Auch nimmt die Assoziativität beim teilweisen deaktivieren auch nicht zwangsläufig ab. Bei Intel war das bis jetzt meist der Fall, bei AMD oft nicht.
Vereinfacht gesagt reden wir bei der Cachegröße immer nur über die Nutzdaten. Real besteht ein Cache aber nicht nur aus Nutzdaten, sondern hat quasi auch Metadaten in denen die Adresse der geladenen Daten drinnen steht. Außer bei Vollassoziativen Caches steht dort aber nicht die gesamte Adresse drinnen sondern nur ein Teil davon. Der andere Teil kommt von der internen Adresse der Cacheline selbst. Ein X-Fach assoziativer Cache kann jede Cacheline auf X Adressen im Speicher abbilden. Eine höhere Assoziativität bedeutet also, dass der Cache besser genutzt werden kann.
Bei beispielsweise nur einem 4-Fach assoziativen Cache gibt es z.B. genau 4 Stellen im Cache, in denen eine Cacheline gespeichert werden kann. Wenn diese alle belegt sind muss eine alte Cacheline rausgeworfen werden, selbst wenn der gesamte restliche Cache noch unbelegt ist.
Ob sich beim Teildeaktivieren auch die Assoziativität ändert hängt davon ab, ob nur der Nutzspeicher vom Cache deaktiviert wird, oder eben teilweise auch der Speicher für die Metadaten.


3. Wenn ich mit SKX-R ggü SKX mehr Cache bei gleicher Assoziativität bekomme, und der L3 Cache sowieso von jedem beliebigen als auch allen Kernen gemeinsam (*) genutzt werden kann, was soll dann der von mir zitierte Satz aus den News aussagen? (ernsthafte Frage, kann ja sein dass ich was in meinen Überlegungen übersehen hab)

*

Der Cache besteht seit Skylake-X aus 1,375MiB Blöcken über das DIE verteilt. Ein Zugriff auf einen 1,375MiB-Block der einem Kern näher ist geht schneller (also mit geringerer Latenz) als auf einen Block der weiter weg von einem Kern ist.
Soweit schwankt das bei Skylake-X von ca. 50 Takten beim kernnächsten Block bis zu ca. 70 Takte beim entferntesten Block.
Wenn Intel nun mehr Cache aktiviert lässt bzw. weniger deaktiviert könnte es daher sein, dass die mittlere Latenz zum L3 etwas abnimmt. Das ist dann der Fall, wenn zuvor alle Cacheblöcke deaktiviert wurden die auch den jeweiligen deaktivierten Kernen am nächsten liegen, und diese nun logischerweise nicht mehr alle deaktiviert sind. Soweit ich weiß ist allerdings nicht bekannt ob das auch so gemacht wurde. Intel hätte auch bisher Kerne deaktivieren können und Cacheblöcke nahe den deaktivierten Kernen aktiv lassen und dafür andere, nahe an aktiven Kernen, deaktivieren.
Aber gehen wir mal nicht davon aus, dann wird die mittlere L3-Latenz etwas ansteigen. Das ist allerdings völlig unabhängig davon ob die Kerne deaktiviert sind oder nicht. Die mittlere L3-Latenz wird gegenüber einem voll aktivierten DIE nicht ansteigen. Das deaktivieren einzelner Kerne stört den L3 überhaupt nicht. Die mittlere Latenz wird nur gegenüber einem optimal deaktivierten DIE mit kleinerer Cache und Kernzahl ansteigen.
Die Latenz wird in der Regel auch erst dann ansteigen, wenn ein hypothetischer DIE mit weniger Cache überhaupt schon auf den RAM zugreifen muss, da kein Cache mehr vorhanden ist.
Es ist also mit ziemlicher Sicherheit auszuschließen, dass es durch den nun größeren Cache zu irgendwelchen Nachteilen kommt. Es sind höchstens die Vorteile geringer, als man durch die reine Zunahme an Cachegröße erwarten würde.

Was man ab Skylake-X auch nicht vergessen darf: Der L3 ist nun (wie im übrigen auch bei Zen) ein reiner Victim-Cache und verhält sich damit eher wie der eDRAM in einigen Intel-Prozessoren mit Iris-Grafik, als wie der L3 der älteren Generationen bzw. immer noch bei den Consumer-Modellen. Logischerweise mit höhere Bandbreite und geringerer Latenz.

[Leonidas]

Genau andersrum, 44 Lanes von der CPU und 24 vom Chipsatz.

Bitte was? Erklärung? Oder wurde der Satz geschrieben ohne die veränderte Cache-Hierarchie ggü den kleinen Desktop CPUs zu berücksichtigen?


1. Vollkommen korrekt, wird ausgebessert.

2. Die Latenz steigt (leicht), da es der L3 eines anderen CPU-Kerns ist. Wie es der Gast aber schon sagt: Langsamer wird dadurch nix, es sind nur keine Performance-Wunder zu erwarten.