Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: Hardware- und Nachrichten-Links des 22. November 2018
Leonidas
2018-11-23, 09:50:49
Link zur News:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-22-november-2018
Es wird von Intel Prozessoren geben, die Zen heissen? Sehr ominös.... *hüstel*
Und www.dass-das.de - das ist wirklich SEHR einfach zu merken, damit die Texte flüssiger lesbar werden.
Gast Ritis
2018-11-23, 10:18:15
Die Zen2 Cache Verteilung der jeweils 4MB pro Core deutet nicht zwingend auf ein CCX je Chiplet hin!
Bei 8 Chiplets gibt es 16 getrennte Caches. Je Chiplet also 2.
Mit einem 8 Core Chiplet ohne CCX könnte der zweite Cache Teil im zentralen I/O Chip angesiedelt sein, dann hat man einen 8x 2MB shared L3 für alle Cores eines Chiplets im Zugriff und einen zentralen 8x 2MB shared L4 write through für alle Chiplets im Zugriff um dort die Latenzen niedriger zu halten. Das wäre auch extrem von Vorteil bei CPUs, die nur 4 Chiplets nutzen aber den gleichen grossen I/O Chip.
Das kann man ja im Zweifel über die Die-Grössen ableiten. ;)
Und www.dass-das.de - das ist wirklich SEHR einfach zu merken, damit die Texte flüssiger lesbar werden.
In welchen Fällen ergibt ein anders geschriebenes "das" eine geänderte Semantik?
BitJäger
2018-11-23, 10:48:47
"Intel Zen 1 & Zen+" sowie "Intel Zen 2" ... das wirft viele Fragen auf.
Birdman
2018-11-23, 12:35:45
Mit einem 8 Core Chiplet ohne CCX könnte der zweite Cache Teil im zentralen I/O Chip angesiedelt sein
Nein, das wäre hirnrissig und zwar weil:
- Cache sehr gut mit der Strukturgrösse skaliert und da will man nicht 128MB davon in 14nm fertigen
- Bei nicht-64Core CPUs dann sehr viel DIE Fläche beim I/O CHip verschwendet wären
- Cache (und zwar viel davon) via IF anbinden? Geschwindigkeit pfui, Stromverbrauch hui!
Gast Ritis
2018-11-23, 13:12:21
Nein, das wäre hirnrissig und zwar weil:
- Cache sehr gut mit der Strukturgrösse skaliert und da will man nicht 128MB davon in 14nm fertigen
- Bei nicht-64Core CPUs dann sehr viel DIE Fläche beim I/O CHip verschwendet wären
- Cache (und zwar viel davon) via IF anbinden? Geschwindigkeit pfui, Stromverbrauch hui!
- Den Chiplet klein und den Yield und Takt in 7nm hoch zu halten spricht dagegen sämtliche Caches dort zu verteilen.
- Zentraler Cache kann auch auf Chiplets verteilt werden, der ist nicht ungenutzt
- Cache im I/O ist allemal effizienter als ein Read via I/O im entfernten Chiplet L3 oder im RAM. L2/L3 Chiplet Cache pro Core bliebe gleich. L1 wird AFAIK auch vergrössert. Die IF Schnittstellen in 7nm werden auch nicht so viel Energie benötigen.
hirnrissig?
Wohl nur wenn man sehr einfältige Meinungen hat.
Es gibt immer Vor- und Nachteile. Dabei ist noch nicht bekannt welchen Weg AMD eingeschlagen hat. Chipflächen nachmessen würde helfen. Was das neue IF2 an Verbesserungen mitbringt weiss man auch noch nicht.
Mr.Smith
2018-11-23, 13:59:30
In welchen Fällen ergibt ein anders geschriebenes "das" eine geänderte Semantik?
Das kann man nicht anders schreiben. Außer halt das vs Das, wie es zum Beispiel am Satzanfang verwendet wird.
Bin wirklich gespannt was die nächsten 3 Jahre bringt in Hardware..
7nm neue CPUs/GPUs und Konsolen.
5g, PCIe 4.0, DDR4 etc
"Hieraus resultiert auch die Aussage, zum Jetzt-Zeitpunkt nicht noch mehr Grafikchips über den Grafikkarten-Herstellern auszuschütten – dies würde nur die (inzwischen normalen) Preise nochmals unter Druck setzen und letztlich wohl zu unrentablen Preisen führen."
Eben, normale Preise ... und kein Abverkauf.
Unrentable Preise ?
NV macht doch Rekordgewinne und "Abschreibungen".
( denke auch das der 1080Ti GP102 abgeschrieben wurde,
da er der eigenen RTX reihe preis-leistungstechnisch im Weg stand :rolleyes: )
m.f.g. JVC
MuLuNGuS
2018-11-23, 14:17:11
da stimmt was nicht,
eigentlich müsste es heißen:
AMD Skylake, Kaby Lake & Coffee Lake:D
usw.
Der L3 Cache in Zen (zumindest in Zen1 und Zen+) ist nicht wirklich exklusiv.
Genau genommen ist er nur dann exklusiv wenn er umsonst ist.
Es handelt sich um einen Victim Cache, es werden also keinerlei Daten proaktiv geladen, sondern Daten die aus den niederwertigen Cache-Hierarchien herausfallen landen erstmals im L3.
Wird die selbe Speicheradresse, die aus dem L2 entfernt wurde und im L3 landet nochmals gebraucht, wird sie aus dem L3 geladen, verbleibt dort allerdings drinnen und ist damit nicht mehr exklusiv.
Exklusiv bleibt eine Cacheline nur wenn sie nie mehr benötigt wird, und dann ist er umsonst.
vinacis_vivids
2018-11-23, 21:55:08
"Intel Zen 1 & Zen+" sowie "Intel Zen 2" ... das wirft viele Fragen auf.
Sigmund Freud freut sich. Der Herr über Ich hat nur Intel im Kopf :biggrin:
Ein einzelner Newsschreiber und kein Korrekturleser wirf da mehr Fragen auf. Die Zeit muss man sich schon nehmen für einen sauberen Artikel.
**Hicks**, das sind grüne Nvidia Zen drölf Core - nicht rote Intel Zen in der Tabelle, weil die Nummer eins neben blau auch grün mag. Ich glaube das waren ein paar Ouzo zu viel heute.**Hicks**:eek:
Ist schon wieder der 1.April? Dachte wäre Black Friday. Intel und Zen Core? Wäre natürlich deren Lösung für alles. Dürfen sie nur nicht.
Oh Leo, nicht soviel sa*fen...und wenn, keine Artikel schreiben.:|
Aber eins ist gewiss, ich habe herzlich gelacht.;D
Leonidas
2018-11-24, 04:22:25
Es wird von Intel Prozessoren geben, die Zen heissen? Sehr ominös.... *hüstel*
Ja .... wo hab ich nur meinen Kopf gehabt. Sorry, ist gefixt.
Wieso sollte der L3-Cache im I/O-Chip sitzen?
Es sei denn, man erweitert L1 und L2 dramatisch. Irgendwie muss man die dem Konzept geschuldeten Latenzen wieder auffangen.
Auch von den Kosten her erscheint es nicht plausibel.
Die Schlussfolgerungen bzgl. Desktop-Zen2 sind unsinnig. Natürlich kann man mit 'Monolithen' Baukasten machen. Mindestens genauso gut. Macht man mit Zen(+) auch. Nur eben anders als bei Zen2 mit seinem I/O-Outsorcing.
Die Versuch, die gestrigen Aussagen bzgl. Preisen zu rechtfertigen, darf als gescheitert gelten.
Diese Selbstverständlichkeit mit der man impliziert, dass Straßenpreise weit unterhalb der UVP zu sein haben, ist grotesk.
Wo steht das mit den Lagerbeständen? Und an welcher Stelle der Produktionskette sind die verortet? Quelle? Jede Dritte Meldung schreibt 3DC was anderes. Verlässlich geht anders.
Apple stellt (üblicher Weise im September) sein 2020er-iPhone mit 5cm-SoC vor, bevor der SoC Ende 2020 in Serie geht? Ah so.
Zusammengefasst: Au weia
AlterSack
2018-11-24, 13:09:11
Warum geht man eigentlich davon aus, dass falls der Desktop-Zen2
als Chiplet kommt, er die Speichercontroller in den IO-Chip auslagert.
Fände ich nicht zielführend. L3 im IO ...noch weniger zielführend.
2x4KernCCX,mit wie gehabt 2x8Mbyte L3 und MC im Chiplet,
fände ich am logischsten. Später dann, wenn DDR5 verfügbar ist,
wird es ein neuer Sockel mit 3 oder 4CCX auf einem Chip,
dazu das gesamte IO auf das Package, evtl. noch eine iGPU dazu
und die SB wird entfallen. Mehr als 8 Kerne am zweikanaligen
DDR4 MC im Desktop.....?:uponder:
anddill
2018-11-24, 13:14:55
Weil 7nm teuer ist und du alles was den Chip verlässt deutlich fetter auslegen musst, um die langen Leitungen zu treiben. Das wird also auch in 7nm zum großen Teil verhältnissmäßig riesig gefertigt werden müssen. Schon in früheren Nodes war die Rede davon daß I/O Platz fressend ist.
Ich würde mal schätzen daß es irgendwo um 45nm damit losging.
AlterSack
2018-11-24, 17:31:55
Weil 7nm teuer ist und du alles was den Chip verlässt deutlich fetter auslegen musst, um die langen Leitungen zu treiben. Das wird also auch in 7nm zum großen Teil verhältnissmäßig riesig gefertigt werden müssen. Schon in früheren Nodes war die Rede davon daß I/O Platz fressend ist.
Ich würde mal schätzen daß es irgendwo um 45nm damit losging.
Hoffentlich macht AMD da nicht zu viele Kompromisse,
nicht dass die Leistung und damit der Ruf leidet.
Der Epyc ist sicher ein super Teil, aber für´n Desktop
sollte es schon was sein, das dann auch optimal für ist.
...aber abwarten..... :cool:
Weil 7nm teuer ist und du alles was den Chip verlässt deutlich fetter auslegen musst, um die langen Leitungen zu treiben. Das wird also auch in 7nm zum großen Teil verhältnissmäßig riesig gefertigt werden müssen. Schon in früheren Nodes war die Rede davon daß I/O Platz fressend ist.
Ich würde mal schätzen daß es irgendwo um 45nm damit losging.
7nm ist teurer pro Fläche aber nicht pro Transistor, ansonsten wäre es ja komplett sinnlos.
Der Sinn neuer Fertigungen ist ja mehr Transistoren zu gleichen Kosten verbauen zu können, und auch Moores Law sagt entgegen vieler Annahmen nicht, dass man alle 2 Jahre doppelt so viele Transistoren auf gleicher Fläche verbauen kann, sondern dass man doppelt so viele Transistoren zu gleichen Kosten verbauen kann, woran man auch erkennen kann, dass Moores Law in Wirklichkeit schon lange tot ist, egal was Intel uns erzählen will.
Sehr richtig anddill, was nutzen all die kleines Dices wenn das Phy (I/O) mehr Energie frisst, als das Die selbst. Das ist ja auch bei Vega schon teilweise sichtbar. (core power/package power/card power/peak)
Die Formfaktoren müssen zudem genauso runter. Solange die Phys auf dem Level wie vor 10 Jahren bleiben, verpufft ein kleineres und teures Fertigungsverfahren förmlich. Sehr schön ausgeführt, danke!
Gast-BB
2018-11-25, 00:48:42
Ich hoffe die Core-Die ist ein 8-Kern-CCX mit 16 MB gemeinsamem L3.
Dieser L3 der Core-Die wird dann mit ebenfalls 16 MB pro Chiplet auf
der IO-Die gespiegelt. Hätte den Vorteil das Aufgaben innnerhalb des CCX
mit schnellen L3-Zugriffen auf 8 Kerne ohne den IF verteilt werden können.
(Die Kommunikation zwischen den CCX fällt weg) Der Windows-Sheduler muss nicht mehr an die Architektur angepasst werde. Die Daten aus dem RAM werden nur noch in den Spiegel-L3 auf dem IO-Die geschrieben. Der IF zwischen Core-Die und IO-Die synchronisiert nur noch Core-L3 und IO-L3. Dieser IF zwischen den Chiplets wird dann nicht mehr durch Aufgaben mit höherer Priorität unterbrochen und kann die komplette Datenbreite dafür nutzen. Sollte dieser Inter-Chiplet-IF nicht ausreichen kann man nach dieser Methode mehrere IF-Ringe parallel schalten, ähnlich den PCIe-Lanes.
Für mich macht der Einsatz des 14nm IO-Dies durchaus Sinn, denn durch die Etablierung der 14nm Produktion sinken die Wafer-Kosten. Die Auslagerung von Funktionen auf die 7nm Core-Dies wird Fläche gespart, die für größere Isolier-Flächen zwischen den Elementen genutzt werden kann. Das Ergebnis sind geringere Leckströme = geringerer Verbrauch, bessere elektromagnetische Abschirmung = geringere Interferenzen = höherer Takt oder weniger Aufwand zur Fehlerkorrektur.
Das alles sind nur meine persönlichen Gedanken.
Sehr richtig anddill, was nutzen all die kleines Dices wenn das Phy (I/O) mehr Energie frisst, als das Die selbst. Das ist ja auch bei Vega schon teilweise sichtbar. (core power/package power/card power/peak)
Die Formfaktoren müssen zudem genauso runter. Solange die Phys auf dem Level wie vor 10 Jahren bleiben, verpufft ein kleineres und teures Fertigungsverfahren förmlich. Sehr schön ausgeführt, danke!
Phys müssen gegen die parasitären Induktivitäten und Kapazitäten treiben, Schutz gegen elektrostatische Aufladungen bieten und bei differentieller Übertragung die analoge Spannungsdifferenz bilden. Das wird höchstwahrscheinlich auch so bleiben.
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