Diskussion zu: Hardware- und Nachrichten-Links des 19. April 2019

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-19-april-2019

[Lehdro]

Wenn Zen 2 angeblich 70% yield hat, was "nur" gut ist und ein hypothetischer Chip mit 210mm² nur 30% yield hätte, wie zum Geier schafft es AMD dann auch nur einen funktionsfähigen Vega 20 mit immerhin 331mm² herauszubekommen? Finde die Argumentation aufgrunddessen sehr wackelig.

[Summerbreeze]

Im Rahmen der Diskussion auf PCGH hat da noch jmd einen Link (https://pastebin.com/PY9vaTsR)gepostet, in welchem eigentlich alles was in dieser Woche zur NG PS geschrieben wurde, schon Anfang Dezember gesagt wurde.
Jetzt hat halt nur noch jmd HBM2 dazu fantasiert. Persönlich halte ich die HBM Geschichte für recht unwahrscheinlich.
Als Ziel für die Grafik wurde damals schon 14TF angegeben.
Na gut, ist "nur" ein Ziel. Vega hatte ja wohl auch ganz andere Ziele :D
RT sollte man danach auch nicht überbewerten. Ich denke, wird wohl überwiegend für Sound und nur partielle Effekte genutzt werden.
Der schrieb da folgendes:

I'm a third party small developer from EU,for the last 8 months i've been helping a well known company in a AAA game development that is set to release in 2020 as a lunch game for PS5.

Some infos that i'd like to share that are 99% correct(i say 99% because small incremental hardware change can occur till 2020,although specs are set in stone).

-PS5 official info from Sony somewhere around next E3(Sony will not be participating on E3),i'd say Q2 2019 small reveal
-PS5 release March 2020 or November 2020,not yet finalized
-backward compatible
-physical games & ps store
-ps plus & ps plus premium ( premium-beta early access,create private servers,
-specs CPU 7nm ryzen 8 core 16 threads,unknown speed
GPU 7nm Navi arhitecture around 14TF,its gonna be powerful and power efficient,Sony working with Amd for Navi,some sort of Ray Tracing but will not focus on that,more focus with VR and 4k,much better bandwith overall
24GB Gddr6 + 4gb ddr4 for os,we have 32 gb dev kits
-2tb hdd some sort of nand flash
-8k upscaling
-PSVR2 in 2020 also,reveal with ps5,big resolution boost probably 2560x1440,120hz,220 field of view,eye tracking,wireless,battery life 4-5 hours,headphones integrated,less motion sickenss,no breaker box,much less cable management,much more focus on VR for aaa games,price around 250$
-dualshock 5,some sort of camera inside for VR,more analog precision for fps games,something similiar to steam analog trackpad
-price 499$,100$ loss per console at a beginning

Ps4 exclusive launch games that i know of

Gran Turismo 7 (vr)
Pubg remaster 4k f2p with ps+ only on ps5
Last of us 2 remaster
Ghost of Tsushima remaster
2-3 aaa games more + psvr2 games

Non exclusive ps5 games 2020

Battlefield bad company 3
Harry potter
Gta 6 Holiday 2020 most probably,not hearing anything ps4 related (hearing that Sony is paying huge money to secure 1 month time exclusive for ps5). Been hearing rumors about Miami and New York,so 2 big cities,but im not sure if thats 100% true
Assassins creed
Horizon 2 so far in 2021



Wie viel Wahrheit oder Phantasie da drin steckt, werden wir eh erst nächstes Jahr sehen.
WENN^^ es denn so kommen sollte, dürfte das eine schicke Konsole sein. Und Team Rot würde nach laaaanger Durststrecke endlich wieder mit bei der Musik spielen.
Aber lieber mal ein bisschen Tee trinken. In 3-4 Monaten sind wir schon etwas schlauer...

[Summerbreeze]

Wenn Zen 2 angeblich 70% yield hat, was "nur" gut ist und ein hypothetischer Chip mit 210mm² nur 30% yield hätte, wie zum Geier schafft es AMD dann auch nur einen funktionsfähigen Vega 20 mit immerhin 331mm² herauszubekommen? Finde die Argumentation aufgrunddessen sehr wackelig.

Die werden wohl schon noch "ein paar Chips" da raus ziehen können. Der Preis für die Instinct ist ja auch entsprechend.
Vor dem Hintergrund des hohen Ausschusses bekommt der VII Launch noch eine andere Qualität. Damit können sie wenigstens noch einen Teil des Ausschusses zu Geld machen und stehen nebenbei gg. Team Grün nicht mehr soo schlecht da.

[Complicated]

denn je kleiner die Chipfläche ist, um so geringer größer ist die relative Ausbeute bei einer gesetzten Anzahl an Fertigungsfehlern pro Wafer. ;)

8 GB HBM2 an einem 2048 Bit Speicherinterface sowie 16 GB DDR4 an einem 256 Bit Speicherinterface. Von diesem DDR4-Speicher sind 4 GB für das Betriebssystem reserviert, womit die Konsole dem Spieleentwickler insgesamt 20 GB Speicher offeriert – welche vom HBCC-Feature der Navi-Grafiklösung automatisch verwaltet werden. Dies hört sich erst einmal nicht besonders glaubwürdig an, weil es letztlich den Verbau von gleich zwei Speicherinterfaces im Konsolen-SoC erfordern würde – samt entsprechend größerer Chipfläche und höherem Stromverbrauch. Die Alternative mit einfach 24 oder 32 GB HBM2-Speicher erscheint da in jedem Fall eleganter – wobei es für Außenstehende natürlich nicht ermittelbar ist, in welche Richtung die Kosten-Kalkulation an dieser Stelle tendiert.
Hier gibt es eine weitere Variante, welche keine 2 Speicherinterfaces benötigen würde.
Zen2 sind Chiplets mit separatem I/O-Die. Daher wird der DDR4-Controller eines zweiten Chiplets sowieso schon über den I/O-Die des Socs angesprochen (Anbindung Threadripper). Bindet man an den I/O eine HBM2-GPU an mit HBCC, könnte dieser den DDR4 ebenso nutzen. Das soll bedeuten, dass der Kostenfaktor des zweiten Speicherinterfaces nicht entsteht oder eben nicht relevant ist. Die GPU braucht lediglich Infinity Fabric auf dem Die*, was dem HBCC ein deutlich bessere Anbindung als lediglich PCIe 16x verschafft. Und selbst HBM2 muss noch nicht mal auf dem GPU-Chip/Package verbaut werden, sondern kann als Stack neben den Chiplets auf dem SoC Platz finden (ähnlich wie EMIB, das AMD für Intels Kaby Lake G genutzt hat), wenn man sich den Interposer sparen will. Man reduziert einen ganzen Schritt beim Packaging.

Nimmt man eben dieses Kaby Lake G-Design als Grundlage für den Konsolen-SoC und ersetzt die PCie 4x Anbindung zischen CPU und GPU durch IF mit einem I/O-Die und verbindet den HBM2-Stack passend. Das ganze würde mit Zen2-Chiplets und dem I/O-Die sehr eng zusammen rücken vom Formfaktor und die einzelnen Komponenten würde, wie in dem Artikel einen Absatz zuvor bei den Zen2 Yields beschrieben, den Vorteil von frühen hohen Yields (Auslieferungstermin früher als üblich bei neuen Fertigungen)und geringen Kosten haben. Die gesamte Speicherverwaltung muss für Zen2 sowieso auf dem I/O stattfinden. HBCC da einzubinden sollte der GPU damit den DDR4-Zugriff ermöglichen ohne am CPU-Anteil und I/O große Anpassungen machen zu müssen.

Edit:
* Ich meine damit zusätzlich zum HBM-Interface

[Lehdro]

Die werden wohl schon noch "ein paar Chips" da raus ziehen können. Der Preis für die Instinct ist ja auch entsprechend.
Trotzdem gibt es davon einen kaufbaren Vollausbau, weswegen ich bezweifle dass die Yield so krass schlecht ist. Wenn man das interpoliert kommt man für den Vollausbau des VEGA 20 Chips bei quasi gar keiner Yield mehr an. Wozu dann extra ein Produkt aufstellen? Zumal man immer bedenken muss das nicht alles redundant ist - eine Menge wirklich unbrauchbarer Ausschuss ist demzufolge auch noch einzukalkulieren.

Vor dem Hintergrund des hohen Ausschusses bekommt der VII Launch noch eine andere Qualität. Damit können sie wenigstens noch einen Teil des Ausschusses zu Geld machen und stehen nebenbei gg. Team Grün nicht mehr soo schlecht da.
Was trotzdem nicht dazu passt das AMD die Radeon VII geradezu verramscht und auch noch ausreichende Mengen verfügbar sind.

[OBrian]

Was trotzdem nicht dazu passt das AMD die Radeon VII geradezu verramscht und auch noch ausreichende Mengen verfügbar sind.Das heißt ja nur, dass die Nachfrage geringer als das Angebot ist. Ob das daran liegt, dass die Dinger keiner haben will (kann kein Raytracing?) oder dass sie zu viele herstellen, kann man daraus ja erstmal nicht ablesen.

Möglich auch, dass sie für den Profimarkt eine erkleckliche Anzahl kompletter Chips (64 CU) herstellen müssen (und die muss dann ja auch langfristig verfügbar sein, also einiges auch auf Halde), dabei aber viel "Ausschuss" produzieren, der als Radeon VII weg muss.

Ist eh schwierig, jetzt Leute für Gamerkarten zu begeistern, schlechte Jahreszeit.

[Knuddelbearli]

Wenn Zen 2 angeblich 70% yield hat, was "nur" gut ist und ein hypothetischer Chip mit 210mm² nur 30% yield hätte, wie zum Geier schafft es AMD dann auch nur einen funktionsfähigen Vega 20 mit immerhin 331mm² herauszubekommen? Finde die Argumentation aufgrunddessen sehr wackelig.

Eine GPU besteht ja fast nur aus ALUs und Co und die RVII ist ja teildeaktiviert.

[Lehdro]

Eine GPU besteht ja fast nur aus ALUs und Co und die RVII ist ja teildeaktiviert.
Ich bezweifle die 30% für nen hypothetischen 210mm² Die. 30% wird wohl eher die Yield von Vega 20 sein:

Man nimmt diesen Rechner: https://caly-technologies.com/die-yield-calculator/

Dann bastelt man mit den gegebenen Maßen von den Zen 2 7nm Chiplets: 7,67mm x 10,53mm (Anandtech (https://www.anandtech.com/show/13852/amd-no-chiplet-apu-variant-on-matisse-cpu-tdp-range-same-as-ryzen2000)) und 70% Yield.
Damit kommt das raus: Eine Defektrate von 0.45 sq/cm
Wenden wir das nun auf die Vega 20 mit geschätzten 14,5mm x 22,8mm (331mm²) an: 27 % Yield. Somit steht in der News Mist und ich habe Recht. Die Yield wird sogar noch höher als 27% sein, da ein großer Chip wie Vega 20 sicherlich deutlich mehr Redundanz aufweist um ebenbesagte Yield zu steigern.
Zum Spaß um mal die 30% aus der News zu debunken: 22,05mm x 9,65mm (213mm² (https://en.wikichip.org/wiki/amd/microarchitectures/zen)) ergibt mit dem Rechner eine Yield von fast 41%. Grafiken dazu im Anhang.

[Gast]

70% finde ich für den kleinen DIE jetzt arg niedrig.

Beispielsweise Apples SoC ist sogar etwas größer, und da von diesem keine Teildeaktivierten DIEs verkauft werden können, glaube ich kaum, dass diese mit nur 70% Yield in Massenproduktion gehen.

[Summerbreeze]

Ich bezweifle die 30% für nen hypothetischen 210mm² Die. 30% wird wohl eher die Yield von Vega 20 sein:

Man nimmt diesen Rechner: https://caly-technologies.com/die-yield-calculator/

Dann bastelt man mit den gegebenen Maßen von den Zen 2 7nm Chiplets: 7,67mm x 10,53mm (Anandtech (https://www.anandtech.com/show/13852/amd-no-chiplet-apu-variant-on-matisse-cpu-tdp-range-same-as-ryzen2000)) und 70% Yield.
Damit kommt das raus: Eine Defektrate von 0.45 sq/cm
Wenden wir das nun auf die Vega 20 mit geschätzten 14,5mm x 22,8mm (331mm²) an: 27 % Yield. Somit steht in der News Mist und ich habe Recht. Die Yield wird sogar noch höher als 27% sein, da ein großer Chip wie Vega 20 sicherlich deutlich mehr Redundanz aufweist um ebenbesagte Yield zu steigern.
Zum Spaß um mal die 30% aus der News zu debunken: 22,05mm x 9,65mm (213mm² (https://en.wikichip.org/wiki/amd/microarchitectures/zen)) ergibt mit dem Rechner eine Yield von fast 41%. Grafiken dazu im Anhang.

Du hast da aber noch nen Bock drin.
Die 450mm Wafer wurden doch noch vor rund 2 Jahren auf unbestimmte Zeit verschoben.
Ok, ändert jetzt nicht soo viel, sollte man aber schon drauf achten.:rolleyes:

[Lehdro]

Du hast da aber noch nen Bock drin.
Die 450mm Wafer wurden doch noch vor rund 2 Jahren auf unbestimmte Zeit verschoben.
Gut zu wissen!

Ok, ändert jetzt nicht soo viel, sollte man aber schon drauf achten.:rolleyes:
Wenn ich mich nicht irre, ändert das sogar gar nichts. ;)

[Leonidas]

denn je kleiner die Chipfläche ist, um so geringer größer ist die relative Ausbeute bei einer gesetzten Anzahl an Fertigungsfehlern pro Wafer.


Gefixt.



Zur Rechnung mit den 30% Ausbeute. Das war meinerseits nur eine grober Überschlag, der ungenau ist, wie sich nun herausstellt. Jener musste aber auch nicht genau sein, denn wichtig ist hier vor allem der hohe Abstand zur Ausbeute von 70%, welchen AMD bei Zen 2 erzielt. Da liegt der eigentlich relevante Punkt.

[Gast]

HBM verlagert den Stromverbrauch aus der GPU heraus. Also kann man ggf. mehr Saft im Rest der GPU verbrauchen, sofern man nicht eh schon limitierende Hotspots hat.
Und eben sogar absolut gesehen sparsamer. Ob nun bei jeder noch so kleinen Bandbreite, ist eine andere Frage. Auf Grund der Kosten aber nicht relevant.

Vielfach geschrieben. Irgendwann kommt es vielleicht an.

Immer wieder spaßig, in dem Zusammenhang auf das HBM-Bashing von Nvidia zu verweisen. Nicht nur, dass sie bis heute keine Alternative präsentiert haben, setzen sie es sogar selbst ein.

[GSXR-1000]

Die Rechnung ist sowieso Banane.
Denn Am Ende zählt: Wieviel komplette Chips bekomme ich aus einem Wafer.
Da ich für einen kompletten Chip (zumindest für die relevanten CPU versionen) mehrere Dies brauche releativiert sich die Zahl schonmal massiv.
(selbst bei der Notwendigkeit von nur 2 funkltionsfähigen Dies für einen Chip sinkt die Yieldrate auf den Chip bezogen schon unter 50%). Insofern sind die Yieldraten eigentlich ziemlich unterirdisch, zumindest betriebswirtschaftlich gesehen. Ich sehe nicht, das Zen2 preislich auf Zen1 Niveau kommen wird in nächster Zeit. Ich verstehe auch nicht, warum du das betriebswirtschaftlich so feierst.
Von 80% yield auf unter 50% (und weniger, je grössere CPU) pro CPU chip ist imho nicht so der Bringer.

[Gast]

Trotzdem gibt es davon einen kaufbaren Vollausbau, weswegen ich bezweifle dass die Yield so krass schlecht ist. Wenn man das interpoliert kommt man für den Vollausbau des VEGA 20 Chips bei quasi gar keiner Yield mehr an. Wozu dann extra ein Produkt aufstellen? Zumal man immer bedenken muss das nicht alles redundant ist - eine Menge wirklich unbrauchbarer Ausschuss ist demzufolge auch noch einzukalkulieren.

Was trotzdem nicht dazu passt das AMD die Radeon VII geradezu verramscht und auch noch ausreichende Mengen verfügbar sind.

Die vorhanden Lagerbestände gibt es nur weil das Ding ausser ein paar die Hard AMD Fans keiner will , zumindest nicht zu dem Kurs.

Die die sie unbedingt wollten haben direkt zum Launch gekauft und es gab auch direkt ein dickes Verfügbarkeitsproblem was angesichts der niedriegen Stückzahlen auch nicht wundert.

V7 war und ist nur der Versuch irgendwie ein Lebenszeichen in GPU Markt zusetzen , dazu muss man nicht viel an die Massen verkaufen sondern nur die Fanboys weiter Füttern um im Gespräch zu bleiben.
Das hat bei Intel / NV in der Vergangenheit auch schon recht gut geklappt .

[Complicated]

Seltsame Rechnung die Anzahl der Dies, welche für einen SoC benötigt werden in die Yield einzubeziehen. Danach wäre der Yield bei 100% funktionierenden Dies pro Wafer lediglich 50% weil halb so viele SoCs als Dies daraus entstehen - ziemlicher Nonsens IMHO. Der Yield ist eine klar definierte Kennzahl für funktionierende Dies pro Wafer. Unabhängig davon wie viele dieser Dies am Ende in einem fertigen Produkt landen. Oder hat DRAM einen Yield von max. 12% weil mehrere Dies auf einem DIMM landen?

Warum das hier betriebswirtschaftlich gefeiert wird ist der Zeitpunkt zu welchem diese Yields durch AMD in der Fertigungsphase erreicht werden. Durch die Wahl der kleineren Dies im Chiplet-Design ist man 6 Monate früher in der Lage fertige High-End Produkte zu liefern auf einem Verfahren, wo die Konkurrenz mit großen Dies noch keine Yields erzielt die zur marktreife reichen. Man rückt näher an die Releasephasen der Soc-Fertiger wie Apple und Samsung, die immer ca. 1 Jahr früher in einem Node releasen als x86 CPUs und GPUs.

[Knuddelbearli]

ich würde eher drauf tippen das die 70% voll funktionsfähige Chips sind, mit Teildeaktivieren wäre es dann über 90%

[GSXR-1000]

ich würde eher drauf tippen das die 70% voll funktionsfähige Chips sind, mit Teildeaktivieren wäre es dann über 90%


Äh... da ist von Dies die Rede... nicht von fertigen Chips...

[Knuddelbearli]

ähm meinte DIEs nicht Chips sry ^^

[Gast]

Seltsame Rechnung die Anzahl der Dies, welche für einen SoC benötigt werden in die Yield einzubeziehen. Danach wäre der Yield bei 100% funktionierenden Dies pro Wafer lediglich 50% weil halb so viele SoCs als Dies daraus entstehen - ziemlicher Nonsens IMHO.

Hast du in Wahrscheinlichkeitsrechnung nicht aufgepasst?

Wenn du für ein funktionierendes Produkt 2 Teile benötigst die jeweils eine Wahrscheinlichkeit von 0,7 haben zu funktionieren, ist die Wahrscheinlichkeit dass dein kompletes Produkt funktioniert 0,7 * 0,7, also 0,49.

Selbsredend hättest du mit Wahrscheinlichkeiten von 1,0 auch die Gesamtwahrscheinlichkeit für ein Funktionierendes Produkt 1,0 * 1,0 = 1,0 und nicht 0,5.

Dementsprechend ist der ganze Artikel natürlich auch Schwachsinn.

Für den Yield bringt der kleine Die praktisch gar nichts.

Wenn wir jetzt von einem 4-Die Epyc ausgehen, hätte dieser mit einer Funktionswahrscheinlichkeit von 0,7 * 0,7 * 0,7 * 0,7 also rund 0,24.

Dies ist praktisch genau die Funktionswahrscheinlichkeit die ein monolithischer 21,06 * 15,34 DIE bei gleicher Defektwahrscheinlichkeit hätte. (jeweils natürlich nicht mit eingerechnet die Funktionswahrscheinlichkeit für den IO-DIE)

Im Bezug auf den YIELD bringt das Chiplet-Design genau gar nichts.
Der einzige Kostenvorteil der dadurch entsteht sind die niedrigeren Entwicklungskosten, da man nur einen DIE konstruieren muss, und damit sofort mehrere Marktsegmente abdeckt, wobei wenn der YIELD wirklich so niedrig ist hätte man auch einen großen Monolithischen DIE verwenden können und den entsprechend für die unteren Marktsegmente Teildeaktiviert verkaufen können.

[GSXR-1000]

Hast du in Wahrscheinlichkeitsrechnung nicht aufgepasst?

Wenn du für ein funktionierendes Produkt 2 Teile benötigst die jeweils eine Wahrscheinlichkeit von 0,7 haben zu funktionieren, ist die Wahrscheinlichkeit dass dein kompletes Produkt funktioniert 0,7 * 0,7, also 0,49.

Selbsredend hättest du mit Wahrscheinlichkeiten von 1,0 auch die Gesamtwahrscheinlichkeit für ein Funktionierendes Produkt 1,0 * 1,0 = 1,0 und nicht 0,5.

Dementsprechend ist der ganze Artikel natürlich auch Schwachsinn.

Für den Yield bringt der kleine Die praktisch gar nichts.

Wenn wir jetzt von einem 4-Die Epyc ausgehen, hätte dieser mit einer Funktionswahrscheinlichkeit von 0,7 * 0,7 * 0,7 * 0,7 also rund 0,24.

Dies ist praktisch genau die Funktionswahrscheinlichkeit die ein monolithischer 21,06 * 15,34 DIE bei gleicher Defektwahrscheinlichkeit hätte. (jeweils natürlich nicht mit eingerechnet die Funktionswahrscheinlichkeit für den IO-DIE)

Im Bezug auf den YIELD bringt das Chiplet-Design genau gar nichts.
Der einzige Kostenvorteil der dadurch entsteht sind die niedrigeren Entwicklungskosten, da man nur einen DIE konstruieren muss, und damit sofort mehrere Marktsegmente abdeckt, wobei wenn der YIELD wirklich so niedrig ist hätte man auch einen großen Monolithischen DIE verwenden können und den entsprechend für die unteren Marktsegmente Teildeaktiviert verkaufen können.


DAS ist schon fast einen sticky wert.
Freut mich zu sehen, das hier wenigstens einer noch den Sachverhalt verstanden hat. Der Artikel ist so in seiner Aussage wirklich sinnfrei. Vor allem im Bezug auf seine Aussage zur wirtschaftlichkeit.

[Leonidas]

Ganz sicher? Eure Ausführungen überzeugen mich nicht.

Gegenargumentation: Ein Yield von X bedeutet immer erst einmal eine bestimmte Anzahl an Fehlern bei einer gewissen Chipfläche auf einem üblicherweise 300mm großen Wafer. Die Anzahl an Fehlern ändert sich nicht, wenn ich einen doppelt so großen Chip fertige. Aber dessen Yield sackt zusammen (gleiche Anzahl an Fehlern bei halb so vielen Chips) - grob gesehen auf die Hälfte, dies ist aber nur ein Überschlag. Größere Chips bedeuten niedrigere Yield-Rate. Mehr wollte ich nicht sagen.

[Gast]

Ihr vergesst bei eurer tollen Warscheinlichkeitsrechnung einen Punkt xD, die gilt nur wenn man die Core-Dies zufällig nimmt und ungetestet zusammen setzt, da die sortiert werden bleiben es 70% und fertig ....

[doomshroom]

Hast du in Wahrscheinlichkeitsrechnung nicht aufgepasst?

Wenn du für ein funktionierendes Produkt 2 Teile benötigst die jeweils eine Wahrscheinlichkeit von 0,7 haben zu funktionieren, ist die Wahrscheinlichkeit dass dein kompletes Produkt funktioniert 0,7 * 0,7, also 0,49.

Selbsredend hättest du mit Wahrscheinlichkeiten von 1,0 auch die Gesamtwahrscheinlichkeit für ein Funktionierendes Produkt 1,0 * 1,0 = 1,0 und nicht 0,5.

Dementsprechend ist der ganze Artikel natürlich auch Schwachsinn.

Für den Yield bringt der kleine Die praktisch gar nichts.

Wenn wir jetzt von einem 4-Die Epyc ausgehen, hätte dieser mit einer Funktionswahrscheinlichkeit von 0,7 * 0,7 * 0,7 * 0,7 also rund 0,24.

Dies ist praktisch genau die Funktionswahrscheinlichkeit die ein monolithischer 21,06 * 15,34 DIE bei gleicher Defektwahrscheinlichkeit hätte. (jeweils natürlich nicht mit eingerechnet die Funktionswahrscheinlichkeit für den IO-DIE)

Im Bezug auf den YIELD bringt das Chiplet-Design genau gar nichts.
Der einzige Kostenvorteil der dadurch entsteht sind die niedrigeren Entwicklungskosten, da man nur einen DIE konstruieren muss, und damit sofort mehrere Marktsegmente abdeckt, wobei wenn der YIELD wirklich so niedrig ist hätte man auch einen großen Monolithischen DIE verwenden können und den entsprechend für die unteren Marktsegmente Teildeaktiviert verkaufen können.
So stimmt das aber auch nicht mit der Wahrscheinlichkeitsrechnung.

Man setzt ja nicht einfach zufällig Dies zusammen und hofft dann, dass das Endprodukt funktioniert. Dann würde die Rechnung natürlich stimmen.

Tatsächlich schaut man wieviele Dies funktionieren (70%) und setzt diese dann zusammen, was im Optimalfall mit nahe 100% Yield klappen sollte.
Das heißt, dass man am Ende wirklich 70% der Dies benutzt hat und einen Gesamtyield von nahe 70% hat.

Zudem hat man mit kleineren Dies auch noch den Vorteil, dass man weniger Verschnitt am Rand des Wafers hat. Das heißt selbst bei gleicher Yield sollte man mit zwei zusammengesetzten Dies weniger vom Wafer wegschmeißen müssen als bei einem doppelt so großen Die.

[Kleebl00d]

Um ein bisschen zu vermitteln:
Ein Yield von 70% bei kleinen und ~30% bei großen Chips hat vor allem folgende Auswirkung:
Wenn von 4 benötigten kleinen Chips einer (=75% Yield) kaputt ist, dann schmeißt man den weg und nimmt einen anderen funktionierenden. Heißt umgerechnet, dass man für 10 funktionierende 4-Chip-Prozessoren insgesamt 58 Chips herstellen muss.

Bei dem monolithischen Ansatz muss man für 10 funktionierende Prozessoren im Schnitt 34 Chips herstellen, was bei ca. 3...4 facher Größe eine deutlich größere Fläche Silizium in Beschlag nimmt.

Ergo bringt der kleinere Ansatz einen Kostenvorteil mit sich, da man dort bei einem Defekt einen deutlich begrenzteren, lokalen Verlust hat.

[GSXR-1000]

So stimmt das aber auch nicht mit der Wahrscheinlichkeitsrechnung.

Man setzt ja nicht einfach zufällig Dies zusammen und hofft dann, dass das Endprodukt funktioniert. Dann würde die Rechnung natürlich stimmen.

Tatsächlich schaut man wieviele Dies funktionieren (70%) und setzt diese dann zusammen, was im Optimalfall mit nahe 100% Yield klappen sollte.
Das heißt, dass man am Ende wirklich 70% der Dies benutzt hat und einen Gesamtyield von nahe 70% hat.

.


Stimmt so auch nicht. Bzw stimmt beides. Wie so oft bei der Mathematik kommt es auf die Frage an, was man wogegen ins Verhältnis setzen möchte.

Nimmt man die Gesamtzahl der Dies eines Wafers und möchte die ins Verhältnis zu fertigen Chips setzen, hast du recht.
Möchte man aber die Chipausbeute (fertige) pro Wafer darstellen, sinkt diese entsprechend der beschrieben Berechnung entsprechend der Anzahl der dies pro Chip.

Zudem eine Frage die ich nicht beantworten kann, da ich nicht so tief technisch in der Materie stecke: Ist es sicher, das ich die volle Funktionstüchtigkeit eines Dies verifizieren kann, ohne es auf dem Chip gesetzt zu haben? Das wäre nämlich ebenfalls eine entscheidende Frage für die tatsächliche Ausbeute. Kann ich die Volle funktionsfähigkeit eines Dies nämlich erst auf dem Chip verifizieren, gilt in jedem Fall die vom Gast beschriebene Ausbeute in vollem Umfang.

[doomshroom]

Es ist nicht nur möglich, die Funktionsfähigkeit des Dies zu testen bevor er auf das Package gebracht wird, man kann sogar Binning durchführen. Dadurch kann man für Epic zum Beispiel effiziente Dies verwenden.

So wie das für die Rechnung von Gast ist, wird das nicht gemacht, eben weil man dann die Yieldvorteile verliert. Ein Epic mit 8 dies hätte dann nurnoch einen Yield von ~6% (0,7^8), während man mit dem zusammensetzen bei einem yield von nahe 70% rauskommt.

[Complicated]

Nimmt man die Gesamtzahl der Dies eines Wafers und möchte die ins Verhältnis zu fertigen Chips setzen, hast du recht.
Möchte man aber die Chipausbeute (fertige) pro Wafer darstellen, sinkt diese entsprechend der beschrieben Berechnung entsprechend der Anzahl der dies pro Chip.
Ist halt nur eine Milchmädchenrechnung die nicht stimmt.
https://www.planet3dnow.de/vbulletin/threads/422600-AMD-Interposer-Strategie-Zen-Fiji-HBM-und-Logic-ICs


https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34749&d=1474816643


Die meisten funktionierenden SoCs erhält man mit kleinen Dies.

Und dazu noch die schnelleren Endprodukte, wenn man sie sortiert nach maximalem Takt:
https://www.planet3dnow.de/vbulletin/attachment.php?attachmentid=34748&d=1474733491