Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: Hardware- und Nachrichten-Links des 13. Juni 2019
Leonidas
2019-06-14, 11:02:06
Link zur News:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-13-juni-2019
Schnoesel
2019-06-14, 11:17:15
Wenn man den Tip von Linmoum im Zen2 Thread folgt und das .gb4 hinter den Geebench Link setzt dann sieht man wohl die ausgelesene Taktrate und die war 4,3 Ghz:
https://browser.geekbench.com/v4/cpu/13495867.gb4
processor_frequency
minimum 4277
maximum 4291
median 4288
mean 4288
Korvaun
2019-06-14, 11:34:38
Bzgl. der Transistordichte sieht man immer stärker den Effekt von nur schlecht skalierbaren Teilen auf den Chips (z.b. Speicherinterface). Das wird wohl bei 7nm zum ersten mal richtig offensichtlich. Bei GPUs ist das besonders problematisch da ja eine Chiplet-Architektur wesentlich schlechter zu realisieren ist wegen sehr viel höherem Speicher-Traffic...
Ravenhearth
2019-06-14, 11:54:30
Denn der doppelte Fullnode-Sprung von 16nm auf 7nm wird von TSMC ganz offiziell mit einer besseren Packdichte von Faktor 3,2 angegegen (Quellen #1 & #2), real erreicht hat AMD aber nur den Faktor 1,67.
Die 3,2 galten aber doch nur für 7nm Mobile, nicht 7nm HPC. Für HPC wurde immer nur "bis zu 2x" versprochen, sogar von AMD selbst. Hinzu kommt der Effekt schlecht skalierender Chipteile, wie von Korvaun erwähnt.
Ich glaube die Sockel SP3 und TR4 sind "nur" beim externen Routing zum RAM unterschiedlich.
Im Sockel selbst sind sie gleich denke ich. Und die Inter-Chiplet-Kommunikation geht ja nur durch IO-Chiplet und die gekaufte CPU-Platine.
64-Core auf TR4 halte ich für sicher möglich.
Zu dem Rückstand AMDs bei der Energieeffizienz:
Ja ich sehe das genauso, AMD muss um näher zu kommen das Risiko und die Kosten neuerer Fertigung tragen. Wenn die Yields gut sind wird das aber halb-so-schlimm sein.
Nvidia hingegen hat sich für den Verbleib in einer älteren Fertigungsstufe entschieden und stattdessen die Chips in jeder Leistungsklasse etwas größer gemacht und dafür den Preis durch das bieten von RTX angehoben.
Das sind beides ligitime Wege, wobei Nvidia deutlich mehr Fachkräfte im Grafikbereich hat als AMD.
Hm berauschend sieht das nicht aus, die Singlecore-Leistung ist immer noch unter einem 9900K.
Wobei es ist ja nur Geekbench, fraglich wie sehr sich dies auf reale Anwendungen übertragen lässt.
Rabiata
2019-06-14, 15:28:27
Ich glaube die Sockel SP3 und TR4 sind "nur" beim externen Routing zum RAM unterschiedlich.
Im Sockel selbst sind sie gleich denke ich. Und die Inter-Chiplet-Kommunikation geht ja nur durch IO-Chiplet und die gekaufte CPU-Platine.
64-Core auf TR4 halte ich für sicher möglich.
Soweit ich weiß sind die Sockel mechanisch gleich, aber TR4 kann nur vier Speicherkanäle anbinden. Wieso weiß nur AMD. SP3 als gemeinsamer Sockel für Threadripper und Epyc wäre aus Anwendersicht sicher willkommen.
Was nun 64-Core auf TR4 angeht, stellen sich die Fragen
Würde das nicht zu sehr Epyc/Rome auf die Pelle rücken?
Und skaliert das mit der RAM-Anbindung von 64 Cores für vier Speicherkanäle noch vernünftig? Das wären 16 Cores pro Kanal. Rome hat acht Speicherkanäle, also dasselbe Verhältnis wie beim Ryzen 9 3950X mit 8 Cores pro Kanal.
Davon abgesehen würden die Chiplets sicher reinpassen, bei Rome gehts ja auch.
Ex3cut3r
2019-06-14, 16:24:25
Sehr beeindruckend, die genannten Intels mit 16 und 18 Kernen kosten aber quasi oft das 3-Fache. Wahnsinn. Also wenn Intel jetzt nicht mit den Preisen heruntergeht, dann weiß ich auch nicht.
"echte Wahrheiten" ist mal eine spaßige Formulierung.
Fast 50% Zuwachs für den 3950X gegenüber 2950X klingt doch etwas unrealistisch. Einer von beiden Werten könnte falsch sein.
Complicated
2019-06-14, 16:59:55
Also TSMC und anderen Herstellern vorzuwerfen die Angaben seien Überoptimistisch halte ich für seltsam.
Die Angaben sind auf SRAM-Fertigung bezogen und können nicht im Ansatz auf komplexe Chips wie CPU oder GPU übertragen werden. Das gehört IMHO als wichtiger Fakt in den Artikel.
Woher soll TSMC denn auch wissen wie die einzelnen Architekturen shrinken auf dem Gesamtchip noch bevor sie fertig designed sind?
MrSpadge
2019-06-14, 17:17:07
Gute Beiträge zur Fertigung hier:
1. Genau, einige Bereiche skalieren schlecht. Vor allem I/O, wo man hohe Ströme treiben muss. Hier wird GDDR6 einen Teil des Vorteils von HBM auf Vega 10 wieder auffressen, da ein höherer Anteil an schlecht skalierenden Transistoren gebraucht wird.
2. Genau, sehr wichtig für die Packungsdichte ist der verwendete Transistor-Mix. Der unterscheidet sich je nach Taktbedarf und Aufgaben. Deshalb hatte Intel vor einer Weile versucht, da einen Standard zu etablieren. Natürlich einen, der CPUs besonders gut passt. Das hätte sie im Vergleich zu den mobilen Chips besser aussehen lassen - weshalb sich die anderen nicht drauf einlassen.
3. Für die Packungsdichte ist die Größe des Chips in erster Näherung egal. Eher wäre es anders herum, dass man bei großen Chips leichte Vorteile bekommt, weil mehr Fläche im Verhältnis zum Rand da ist (welcher zum Sägen eine gewisse Toleranz ohne Strukturen braucht) und man mehr Freiheiten zum "jonglieren" hat, also um ansonsten ungenutzte kleine Bereiche noch mit anderen Funktionen zu füllen.
4. Wichtig für die Packungsdichte ist auch, ob der Hersteller einen heißen Chip mit hohem Stromverbrauch erwartet (wie die betrachteten GPUs). Hier könnte es sein, dass absichtlich etwas Platz um besonders heiße Bereiche gelassen wird um die Wärme besser zu verteilen. Und natürlich mehr schnellere Transistoren genutzt werden, die auch etwas größer sind (meint das gleiche wie Punkt 2).
MrS
Gute Beiträge zur Fertigung hier:
4. Wichtig für die Packungsdichte ist auch, ob der Hersteller einen heißen Chip mit hohem Stromverbrauch erwartet (wie die betrachteten GPUs). Hier könnte es sein, dass absichtlich etwas Platz um besonders heiße Bereiche gelassen wird um die Wärme besser zu verteilen. Und natürlich mehr schnellere Transistoren genutzt werden, die auch etwas größer sind (meint das gleiche wie Punkt 2).
MrS
Es könnte auch einfach so sein, dass mittlerweile die Energiedichte/Abwärme von stromhungrigen Chips wie GPUs die praktiable Packdichte der Transistoren begrenzt und die derzeitige Packdichte bei der angepeilten Taktfrequenz ein energietechnisches und wirtschaftliches Optimum darstellt.
Bzgl des 3950X: Die extrem hohe Multicoreleistung läßt sich wohl einfach durch die hohe Energieeffizienz und den damit erreichbaren Allcoreturbo erklären.
Leonidas
2019-06-15, 06:55:27
"echte Wahrheiten" ist mal eine spaßige Formulierung
Da faktische Wortdopplung umgeändert in "regelrechte Wahrheiten".
Die 3,2 galten aber doch nur für 7nm Mobile, nicht 7nm HPC. Für HPC wurde immer nur "bis zu 2x" versprochen, sogar von AMD selbst. Hinzu kommt der Effekt schlecht skalierender Chipteile, wie von Korvaun erwähnt.
TSMC gibt gemäß der verlinkten Produkt-Webseiten an (ohne jede Kennung, auf welche Produktklasse sich das bezieht):
16nm zu 10nm = Density x2
10nm zu 7nm = Density x1.6
Aber: Regulär kann sich das eigentlich nicht auf SRAM beziehen. Doch steht ganz klar "logic density". Speicherzellen fallen da normalerweise nicht darunter.
Complicated
2019-06-15, 12:22:16
Es wird sogar Foundry übergreifend mit SRAM verglichen. Siehe Tabelle am Ende der Seite:
https://semiwiki.com/semiconductor/samsung-foundry/7926-samsung-vs-tsmc-7nm-update/
Welche logik Schaltkreise sollten denn sonst vorhanden sein bevor ein Chip-Design bekannt ist, ausser Speicherzellen?
Der_Korken
2019-06-15, 13:27:15
Ich würde darauf tippen, dass der 3950X nicht mit Standardtakt lief bzw. nicht mit 105W. Die Singlecore-Werte können schon hinkommen, denn ähnliche Werte hat man schon für 3800X/3900X gesehen. Der Multicore-Wert sieht aber für mich so aus, als hätte man das Verbrauchslimit angehoben, damit alle 16 Kerne voll durchboosten. Aber selbst als OC-Resultat wäre das gezeigte immer noch sehr beeindruckend.
Linmoum
2019-06-15, 13:29:05
Siehe den zweiten Beitrag, der 3950X lief mit 4.3GHz.
Der_Korken
2019-06-15, 14:58:20
Den habe ich gelesen, aber das beantwortet ja nicht die Frage, ob dies der Default-Taktrate entspricht bei einem 32T-Workload. Oder andersrum: Welcher Takt würde mit 105W Cap erreichen? Mit 3,8Ghz Allcore sind es nur noch 54k Punkte - was natürlich immer noch hervorragend ist, aber eben nicht mehr total abgehoben im Vergleich zu den anderen 16-Kernern, die trotz höherer TDP deutlich weniger erreichen.
Aber selbst als OC-Resultat wäre das gezeigte immer noch sehr beeindruckend.
Und es war eben scheinbar kein OC Ergebnis :eek:
Mit 3,8Ghz Allcore sind es nur noch 54k Punkte - was natürlich immer noch hervorragend ist, aber eben nicht mehr total abgehoben im Vergleich zu den anderen 16-Kernern, die trotz höherer TDP deutlich weniger erreichen.
Mir würde "hervorragend" locker reichen.
Oder muss AMD "total abgehoben" sein bevor man sie beachten darf?
Ich freu mich schon auf meinen 3900X :smile:
(mit Wakü durch den neuen PBO fix bis zu 4,8Ghz :cool: )
Wo Intel dann wirklich noch die Nase vorne hat, wird man sehen.
M.f.G. JVC
Der_Korken
2019-06-15, 17:08:46
Mir würde "hervorragend" locker reichen.
Oder muss AMD "total abgehoben" sein bevor man sie beachten darf?
Nö. Mir ging es um die Einordnung der Ergebnisse. Ich finde es unlogisch, wenn der 16 Kerner @105W mit 4,3Ghz Allcore laufen würde, AMD aber "nur" 3,5Ghz Baseclock angibt (und selbst das ist für 16 Kerne immer noch ordentlich). Mit einem Powervirus+AVX2 sieht es natürlich anders aus, aber ich würde mal so ins Blaue schätzen, dass zwischen 3,5Ghz und 4,3Ghz so Faktor 2 an Verbrauch liegen dürften. Der 8- und 12-Kerner müsste mit 105W dann quasi durchgehend mit max. Boost laufen, wenn die Kerne so wenig verbrauchen.
Schnoesel
2019-06-15, 18:07:25
Also Intel knüpft die TDP an den Baseclock, AMD tut das nicht. Verwechselst du da evtl. etwas?
Die angegebenen ~4,3GHz erscheinen mir jetzt @Stock nicht unwahrscheinlich.
Die bisherigen Zen-Prozessoren erreichen erreichen ihren maximalen Boost ja auch nicht dauerhaft sondern nur für kurze Peaks.
Bei Zen waren in der Regel 3,7-3,8GHz bei dauerhafter Last drinnen, bei Zen+ 4,0-4,1GHz, also so um die 300MHz unter dem maximalen Takt.
Da passen die 4,3GHz bei einem theoretisch maximalen Takt von 4,7GHz eigentlich recht gut.
Der_Korken
2019-06-15, 19:49:41
Bei Zen+ entsprach der Baseclock ungefähr dem Takt, der unter Powerviren wie Prime übrig bleibt, wenn man den Verbrauch auf die jeweilige TDP begrenzt. Wozu sollte man ansonsten einen Baseclock angeben, wenn dieser selbst im worst-case nicht erreicht wird? Damit stellt man sein eigenes Produkt doch nur schlechter da als es ist.
Edit: Man sollte auch mal auf die Effizienz achten: 61K@105W vs 41K@180W wären Faktor 2,5 bei der Effizienz. Auf den 18-Kerner von Intel immer noch Faktor 2 (sofern der überhaupt nur 165W zieht). Das klingt mir etwas zu gut, um wahr zu sein.
Bei Zen+ entsprach der Baseclock ungefähr dem Takt, der unter Powerviren wie Prime übrig bleibt, wenn man den Verbrauch auf die jeweilige TDP begrenzt. Wozu sollte man ansonsten einen Baseclock angeben, wenn dieser selbst im worst-case nicht erreicht wird? Damit stellt man sein eigenes Produkt doch nur schlechter da als es ist.
Edit: Man sollte auch mal auf die Effizienz achten: 61K@105W vs 41K@180W wären Faktor 2,5 bei der Effizienz. Auf den 18-Kerner von Intel immer noch Faktor 2 (sofern der überhaupt nur 165W zieht). Das klingt mir etwas zu gut, um wahr zu sein.
Das zeigt nur wie nichtsagend für die allgemeine leistungsfähigkeit CinebBenchmark Runs oder z.B . BMW Blender oder Ryzen Logo Ergebnisse sind die so klein sind das quasi in den Cache passen.
Im realeorld Einsatz sind solche renderengines welche auch gut mit vielen Kernen können weitausmehr vom nem Subsystem abhängig
Leonidas
2019-06-16, 04:56:59
Es wird sogar Foundry übergreifend mit SRAM verglichen. Siehe Tabelle am Ende der Seite:
https://semiwiki.com/semiconductor/samsung-foundry/7926-samsung-vs-tsmc-7nm-update/
Dies ist ein Vergleich seitens SemiWiki. Ich habe extra nur auf TSMC verlinkt und benutze somit für diese "x3.2" eine offizielle TSMC-Aussage. Und bei jener steht klar dran "logic density".
Ich will damit überhaupt nicht sagen, das diese TSMC-Aussage wirklich korrekt ist. Aber sie ist wenigstens ein was - sie ist "offiziell".
Welche logik Schaltkreise sollten denn sonst vorhanden sein bevor ein Chip-Design bekannt ist, ausser Speicherzellen?
Da gibt es auch genügend Standardblöcke für Logik die man vergleichen kann, beispielsweise INT-Adder, FP-ALUS usw, die sich in allen Schaltkreisen befinden.
Wenn sich die Angaben von TSMC auf Logik beziehen, kann man schon davon ausgehen, dass sie auch derartige Blöcke für den Vergleich heranziehen.
Oder muss AMD "total abgehoben" sein bevor man sie beachten darf?
Naja, mit der neuesten Fertigung sollte man durchaus einen gesunden Vorsprung erwarten, insbesonders für jene die aktuell eine schnelle Intel-Cpu haben und zum Aufrüsten angeregt werden sollen.
Naja, mit der neuesten Fertigung sollte man durchaus einen gesunden Vorsprung erwarten, insbesonders für jene die aktuell eine schnelle Intel-Cpu haben und zum Aufrüsten angeregt werden sollen.
Das sehe ich neben dem gestiegenem Kurs als hauptproblem für Ryzen an .
Alles was 4 Kerne mit HT mit bissel Takt hat „reicht „ im Prinzip noch ohne groß Einbußen machen zu müssen .
Viele Gamer sind ja heute schon mit Kernen überversorgt.
MrSpadge
2019-06-21, 23:19:54
Ein guter Artikel zum Thema Transistordichte, mit mehr fakten als üblich aber (IMO) trotzdem gut verständlich:
https://fuse.wikichip.org/news/2408/tsmc-7nm-hd-and-hp-cells-2nd-gen-7nm-and-the-snapdragon-855-dtco/
MrS
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