Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: Die Spezifikationen zu DDR5-Speicher sind final
Leonidas
2020-07-16, 17:25:31
Link zur News:
https://www.3dcenter.org/news/die-spezifikationen-zu-ddr5-speicher-sind-final
Die nominelle Bandbreite erhöht sich damit überhaupt nicht, aber dieser Betriebsmodus kommt heutigen Speicherzugriffen entgegen, wo oftmals eher kleinteilige Datenpakete abgefragt werden und ein 64-bittiges Interfaces die nominelle Bandbreite nicht gut ausnutzt.
Der Datentransfer zwischen CPU und RAM erfolgt immer in ganzen Cachelines und die sind 64bit groß.
Caches funktionieren ja deshalb so gut, weil Speicherzugriffe die Tendenz haben eine hohe Lokalität aufzuweisen. Auch wenn nur 1 byte gebraucht wird, wird deshalb immer die ganze Cacheline geladen, weil die Wahrscheinlichkeit bei einem Großteil des Codes einfach sehr groß ist, dass man bald darauf eine Speicherzugriff auf die umliegenden Adressen hat, und man diese dann schon aus dem Cache bedienen kann.
Die Aufteilung in 2x 32bit wird also in der Praxis kaum wirklich Performance bringen.
amdfanuwe
2020-07-16, 18:12:17
Auf AMD-Seite gibt es zwar dato nur Vermutungen, allerdings bietet sich der anstehende Sockel-Wechsel mit der Zen-4-Generation perfekt für die Realisierung eines DDR5-Supports an und dürfte demzufolge ebenfalls im Jahr 2022 dann bei AMD passieren.
Mit Warhole steht 2021 noch ein ZEN 3 Prozessor an. Könnte mir vorstellen, dass AMD mit diesem schon AM5 einführt, sozusagen als "Experimentierplatform" damit bei ZEN 4 mit DDR5 alles glatt geht und die Kinderkrankheiten beseitigt sind.
Leonidas
2020-07-16, 18:37:15
Die Aufteilung in 2x 32bit wird also in der Praxis kaum wirklich Performance bringen.
Danke für den Hinweis. Es wäre also zu überprüfen, ob die Aussagen der Speicher-Industrie sich wirklich halten lassen.
Mit Warhole steht 2021 noch ein ZEN 3 Prozessor an. Könnte mir vorstellen, dass AMD mit diesem schon AM5 einführt, sozusagen als "Experimentierplatform" damit bei ZEN 4 mit DDR5 alles glatt geht und die Kinderkrankheiten beseitigt sind.
Nicht auszuschließen. Wobei der bei diesem frühen Termin sicherlich mit Kombi-Interface kommen würde.
Der Datentransfer zwischen CPU und RAM erfolgt immer in ganzen Cachelines und die sind 64bit groß.
Byte, nicht Bit!
Die Aufteilung in 2x 32bit wird also in der Praxis kaum wirklich Performance bringen.
Heute rechnen viele Cores an unterschiedlichen Dingen.
Eldoran
2020-07-17, 06:59:15
Zu den 2x 32Bit ... vielleicht ist das eher so wie beim HBM2 Pseudo Channel Mode? Was so wie ich das verstanden habe im Endeffekt statt zwei Zugriffe hintereinander diese direkt verzahnt. Also statt zwei ganze Zugriffe hintereinander, zweimal jeweils zwei halbe. Eine Optimierung für Durchsatz statt Latenz.
https://www.anandtech.com/show/9969/jedec-publishes-hbm2-specification
Aber ich bin bei dem Thema echt kein Experte.
Leonidas
2020-07-17, 08:31:11
Also statt zwei ganze Zugriffe hintereinander, zweimal jeweils zwei halbe.
Ich würde es eher darstellen als: Anstatt einen vollen (64Bit) Zugriff zwei halbe (2x32Bit). Ergibt auch einen Effizienz-Gewinn, wenn andere CPU-Kerne andere Daten haben wollen.
Ich vermute mal das AM5 DDR5 only ist. Je nach Marktlage kann AMD die dann aktuellen Kerne fuer AM4 und AM5 raus bringen und muss lediglich ein anderes IO Die nutzen, koennte fuer AM4 sehr warscheinlich sogar das des Vorgaengers nehmen.
Byte, nicht Bit!
Richtig, danke für die Klarstellung.
Heute rechnen viele Cores an unterschiedlichen Dingen.
Das ändert trotzdem nichts daran, dass jeder Speicherzugriff eine vollständige Cacheline betrifft.
Wenn 4 Kerne auf unterschiedliche Daten zugreifen lädt trotzdem jeder Kern beim Zugriff auf jeden Fall mal 64byte über den Speicherbus.
Lehdro
2020-07-17, 16:39:25
Ich vermute mal das AM5 DDR5 only ist. Je nach Marktlage kann AMD die dann aktuellen Kerne fuer AM4 und AM5 raus bringen und muss lediglich ein anderes IO Die nutzen, koennte fuer AM4 sehr warscheinlich sogar das des Vorgaengers nehmen.
Genau, ein mini Refresh für Milan/Vermeer als DDR5 Variante auf SP5/AM5 mit aktualisiertem I/O Die wurde ja von diversen Leuten auch schon spekuliert.
Leonidas
2020-07-17, 18:55:39
Bislang hat AMD im Server-Bereich keine Refreshs aufgelegt (Zen+). Kann natürlich zukünftig anders laufen.
CD-LABS
2020-07-19, 07:29:05
Hältst du 05.05.2021 Ryzen 5000 MSDT, 5nm, PCIe5 & DDR5 auf AM5 als Kombo nicht für realistisch? Ich wüsste eigentlich nichts, was dagegen spräche. AMD hat bewiesen, dass sie die Öffentlichkeit und insbesondere die Journalisten an schnellere Produktzyklen gewöhnen "möchten" oder es zumindest praktisch tun.
→ acht Monate nach Vermeer wäre bislang äußerst ungewöhnlich gewesen, aber jetzt?
Bei PCIe5 gehe ich davon aus, dass sie diesmal nicht den Fehler machen werden, direkt der ganzen Plattform den neuen Standard verpassen zu wollen, sondern wirklich nur CPU zu Graka und einem weiteren Slot. Wenn sie es so machen werden, warum nicht?
Und DDR5? Es klingt doch danach, als wäre die Speicherindustrie bereit zum Wechsel und im Gegensatz zu früheren Zeiten lohnt sich schnellerer Speicher ja mittlerweile wirklich und ist nicht mehr bloß Nice2Have...
Nach Matisse kommt mir 5nm-Nutzung durch AMD so kurz nach Erstnutzung durch Apple auch realistisch vor.
Leonidas
2020-07-19, 07:56:16
Man nimmt ein schönes Datum wie den 5.5. dann mit, wenn es passt - aber man erzwingt es sicherlich auch nicht. Im Mai 2021 hat man weder ein neues Silizium vorliegen, noch ist man bei PCIe 5.0 spruchreif noch sind die DDR5-Preise reif für einen Marktstart. 5.5.2022 wäre eher passend dafür, dann haben sich die vorgenannten Probleme wohl schon erledigt.
CD-LABS
2020-07-19, 11:53:47
(...)Im Mai 2021 hat man weder ein neues Silizium vorliegen, noch ist man bei PCIe 5.0 spruchreif noch sind die DDR5-Preise reif für einen Marktstart. (...)
Bzgl 5nm: Bei Matisse hatte Apple im Sommer davor den A12 in 7nm gebracht, wieso sollte das mit einem ähnlichen zeitlichen Abstand jetzt ausgehend A14 im 5nm-Prozess, der angeblich ja deutlich überdurchschnittlich gut läuft, nicht auch klappen? Nicht zu vergessen, beim letzten Mal hatten wir mit Vega 20 schon zwei Monate nach dem A12 den ersten (vergleichsweise riesigen) Chip im gleichen Fertigungsprozess. Oder übersehe ich auch hier etwas?
Bzgl PCIe5: Der Abstand von PCIe4-Finanlisierung und X570-Launch betrug etwa zwei Jahre, der Abstand von PCIe5-Finalisierung und AM5-Launch kann doch dann auch etwa zwei Jahre betragen? Mit der Tendenz zu weniger, denn die PCI-SIG drückt ja gerade ordentlich auf die Tube. Oder übersehe ich hier was?
Bzgl. DDR5: Bislang stimmten die Preise einer neuen Speicherversion ja deshalb nicht, WEIL sie für die jeweiligen HighEnd- oder Serverplattform zuerst gelaunched wurden, WEIL die CPU-Hersteller ihn im PC-Markt nicht direkt für vermarktbar gehalten haben. Das sieht jetzt völlig anders aus.
Oder sehe ich das falsch?
→ in meinen Augen steht alles bereit, um dieses Datum mitzunehmen. SOFERN ich nicht in einem der Unterpunkte falsch liege...
...da wüsste ich gerne von dir, ob ich etwas übersehen habe?
Hältst du 05.05.2021 Ryzen 5000 MSDT, 5nm, PCIe5 & DDR5 auf AM5 als Kombo nicht für realistisch?
Viel zu früh, da müsste man schon auf den 05.05.5555 warten.
Knuddelbearli
2020-07-19, 12:57:24
Was glaubt ihr, wird am Dual Interface für 4+5 bringen oder getrennte CPUs? Da das DDR-Interface ja eh auf einem eigenen Chip ist, wäre das ja kein Problem.
Leonidas
2020-07-19, 13:01:23
→ in meinen Augen steht alles bereit, um dieses Datum mitzunehmen. SOFERN ich nicht in einem der Unterpunkte falsch liege...
...da wüsste ich gerne von dir, ob ich etwas übersehen habe?
Nein, da wurde nix übersehen. Das ist einfach eine Einschätzungsfrage.
5.5. kommt für mich gefühlsmäßig einfach zu früh für alle drei Punkte. Sowohl 5nm, als auch PCIe 5.0 als auch DDR5. Bei PCIe 5.0 könnte ich es mir am ehesten vorstellen, bei DDR5 nur ganz zuletzt - weil da sagt die Erfahrung, das die ersten Marktprodukte eben mit teurem Speicher abgestraft werden.
Generell aber ist der 5.5.2021 nicht unmöglich. Ich würde es "ambitioniert" nennen, oder auch einfach unwahrscheinlich. Aber nicht unmöglich.
CD-LABS
2020-07-19, 14:17:05
Nein, da wurde nix übersehen. Das ist einfach eine Einschätzungsfrage.
5.5. kommt für mich gefühlsmäßig einfach zu früh für alle drei Punkte. Sowohl 5nm, als auch PCIe 5.0 als auch DDR5. Bei PCIe 5.0 könnte ich es mir am ehesten vorstellen, bei DDR5 nur ganz zuletzt - weil da sagt die Erfahrung, das die ersten Marktprodukte eben mit teurem Speicher abgestraft werden.
Generell aber ist der 5.5.2021 nicht unmöglich. Ich würde es "ambitioniert" nennen, oder auch einfach unwahrscheinlich. Aber nicht unmöglich.
Danke dir.
Was glaubt ihr, wird am Dual Interface für 4+5 bringen oder getrennte CPUs? Da das DDR-Interface ja eh auf einem eigenen Chip ist, wäre das ja kein Problem.
Ich glaube, wenn dann würden sie das auch gleich mit einem Release für zwei unterschiedliche Sockel kombinieren, denn als letzte Upgradeoption für die späten AM4-Boards (manche X570er sowie B550 und später) könnte es Sinn ergeben. Diese Option wäre dann aber dem eigentlichen Release für AM5 nachgelagert, so könnte die Nachfrage künstlich gestaffelt werden bzw. im Falle von zu geringer Nachfrage nach AM5 könnten somit die CPU-DIEs trotzdem unter die Leute gebracht werden. Klingt eigentlich recht attraktiv...
(ist halt alles in meine »Grundtheorie« bzgl. AM5 integriert, abseits dessen recht wertlose Einschätzung)
Eldoran
2020-07-21, 07:45:26
Laut anandtech https://www.anandtech.com/show/15912/ddr5-specification-released-setting-the-stage-for-ddr56400-and-beyond ist das Aufspalten des DDR5 Interfaces auf zwei 32Bit Interfaces notwendig um 64 Byte Cachelines auszunutzen, da die Burstlänge bei einem 64 Bit Interface zu 128 Byte Zugriffen führen würde.
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