Diskussion zu: Radeon RX 6600 XT mit 12 GB, RX 6700 nur mit 6 GB und RX 6700 XT ...

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/geruechtekueche-radeon-rx-6600-xt-mit-12-gb-rx-6700-nur-mit-6-gb-und-rx-6700-xt-wieder-mit-12-g

[amdfanuwe]

Das passt von den Preisen her nicht.
5700XT war ab 379€
5600XT war ab 299€

wird bei 6700XT und 6600XT ähnlich sein.
Also eher
6700XT ab ~379+€
6600XT ab ~299+€
6500XT ab ~199+€
6300XT < 200€

6600 6GB könnte auch nur OEM sein.

[Iscaran]

Mit 192 bit SI wären doch sicherlich auch 9 GB möglich.

Eine 6700 XT mit 12 GB einer Leistung >>5700 XT
6700 mit 9 GB und einer Leistung +-5700 XT
6600 XT mit 6GB und Performance +- oder <5600 XT

[Daredevil]

Ich finde es ehrlich bemerkenswert, wie AMD dieses Problem "Speicheranbindung" mit dem Cache kaschieren kann und es anscheinend auch ohne Probleme runter skaliert. Nach oben hin würde mir natürlich mehr gefallen, aber so können sie schon ordentlich Geld sparen in der Produktion, oder? Das sieht man ja bei den BigNavi Karten schon, deutlich günstiger, viel mehr Speicher. ( Auch im Vergleich zur VII )

[vinacis_vivids]

Navi22 XT bringt gegenüber Navi10 XT viele Verbesserungen. Man könnte (fast) sagen der Sprung entspricht einer ganzen Generation.

Takt steigt von 1.9Ghz auf 2.25Ghz (+18%)
Speicher steigt von 8GB auf 12 GB (+50%)
Chipfläche steigt von 251mm² auf 335mm² (+33%)
Bandbreite fällt von 448GB/s auf 384GB/s (-14%)
L2-Cache fällt von 4MB auf 3MB (-25%)
Verbrauch gesenkt von 225W auf 200W (-11%)
Zusätzlicher L3-Cache von 96MB!

Gaming Leistung steigt (geschätzt) um ~ 30-40%

Das ist 7nm GPU-Design in Perfektion.
Die Gamer dürfen sich auf dies Stück Hardware besonders freuen.

[Leonidas]

Mit 192 bit SI wären doch sicherlich auch 9 GB möglich.


Nur mit 1,5-GB-Chips, die keiner fertigt.

[Semmel]

RX 6700 mit 6 GB, eigentlich eine Grafikkarte, die niemand braucht.

Aber eigentlich ist es auch egal, denn die Dinger werden zum größten Teil eh nur in irgendwelchen Mining-Rigs landen. :wink:

[etp_inxession]

Wenn man die Liste so sieht, könnte man weiter denken Su und Huang sprechen sich bei einer Corona Party immer wieder ab.

Richtig weh tut keiner dem anderen ..

[Legendenkiller]

Seht ihr ein Bedarf für Navi 23 als GRafikkarte ?
Ist man da nicht schon im Bereich der IGPs ?


Naja bin gespannt wie dei 6600/6700XT dann letzlich kommen.

[Mega-Zord]

Die UVP der 3080 Ti mag auf den ersten Blick, verglichen mit der 3080, sehr hoch ausfallen. Aber vermutlich liegt der Näher an der Realität. Wenn die auch noch etwas höher getaktet wird als die 3080 ist das imo schon eine Runde Sache.

Ich warte aber vermutlich doch eher auf die 40er-Serie.

[Iscaran]

Nur mit 1,5-GB-Chips, die keiner fertigt.

Warum gehen nicht 9x1GB Chips ? Ist mir nicht ganz klar...

Ich könnte ja 6+3 draufkleben...dann ist die geometrische Speicherbestückung zwar "asymmetrisch" aber das ist AFAIK kein Problem. Oder doch ?

[Iscaran]

Hier es gibt doch 8Gb und 16 Gb Chips mit gleichem "Speed". Die "Breite" der Module ist doch immer 32bit (x32)
https://www.micron.com/products/ultra-bandwidth-solutions/gddr6/part-catalog

Damit könnte man doch das 192bit Si aufteilen auf 3x16Gb = 3x2GB und 3x8Gb = 3x1GB
Summe = 9 GB@192 bit.

[Gast]

Warum gehen nicht 9x1GB Chips ? Ist mir nicht ganz klar...

Ich könnte ja 6+3 draufkleben...dann ist die geometrische Speicherbestückung zwar "asymmetrisch" aber das ist AFAIK kein Problem. Oder doch ?

Dann sind aber 3 GB nur mit 96 Bit angeschlossen. Bei der GTX 970 war das ähnlich, wie das aufgenommen wurde ist bekannt.

[Gast]

Ich könnte ja 6+3 draufkleben...dann ist die geometrische Speicherbestückung zwar "asymmetrisch" aber das ist AFAIK kein Problem. Oder doch ?

Theoretisch wäre es möglich, praktisch hast du natürlich die selben Probleme wie all diese asymmetrischen Anbindungen.

Bei 192bit hast du ja 6 32bit Speicherkanäle. Üblicherweise wird ja als Speicherbandbreite jene Bandbreite angegeben, die du beim gleichzeitigen Zugriff über alle Kanäle erhälst.

Logisch wird der Adressraum üblicherweise zu angesteuert, dass du eine Zeile des Adressraums im ersten Speicherchip hast, die nächste im zweiten usw.

Ganz einfach weil Speicherzugriffe dazu tendieren lokal zu sein, wenn ich im Adressraum ein Datum aus einer Speicheradresse brauche ist die Wahrscheinlichkeit sehr hoch, dass ich bald darauf die Daten aus Speicheradressen "in der Nähe" brauche.

Es wäre also extrem ungünstig, wenn man den Adressraum quasi Speicherchip für Speicherchip füllen würde, da man dann meistens nur auf Daten die in genau einem Speicherchip liegen zugreifen könnte, weil man die anderen im Moment gar nicht braucht. Damit hätte man im Endeffekt quasi nur mehr ein 32bit Interface.

Wenn du an deine 6 Kanäle nun 3x 1GB und 3x 2GB hängst wird es etwas tricky.

Wenn du "wie üblich" den Adressbereich auf die Speicherchips vergleichst hast du dann quasi die ersten 6GB das volle Interface, die oberen 3GB aber effektiv nur mehr das halbe.

Wenn über die notwendigen Zugriffsmuster schon vorher was bekannt ist, kann man das Ganze etwas intelligenter verteilen und damit die effektive Bandbreite steigern. Perfekt wird man es aber kaum hinbekommen, das ginge nämlich nur wenn über alle Speicherkanäle verteilt gleich viele Daten fließen. Das ist schon bei "normaler" Speicherbestückung kaum der Fall, und wenn an der Hälfte der Speichercontroller doppelt so viel Speicher hängt ist es eben doch recht unwahrscheinlich, dass ich an den doppelten Speicher gleich viel Zugriffe brauche, wie bei den Kanälen mit nur einfachem Speicher. Genau genommen ist das nur der Fall wenn der doppelte Speicher eigentlich gar nicht benötigt wird.

[Leonidas]

Die asymetrische Anbindung wird man in jedem Fall versuchen zu vermeiden, wegen der Verluste an realer Bandbfreite. Besser wären 1,5-GB-Chips, von denen man 6 Stück ansetzt.

[Legendenkiller]

Nur mit 1,5-GB-Chips, die keiner fertigt.


IMo, weil es nicht Sinnvoll geht.
1,5 Gbyte wäre ein Teildeaktivierter 2 Gbyte chip.

Wenn man im binären eine Bit Stelle mehr macht ist das nun mal doppelt so viel.
Den Rest muss man über die Busbreite machen oder asynchrone designs nutzen.

[Gast]

IMo, weil es nicht Sinnvoll geht.
1,5 Gbyte wäre ein Teildeaktivierter 2 Gbyte chip.

Wenn man im binären eine Bit Stelle mehr macht ist das nun mal doppelt so viel.
Den Rest muss man über die Busbreite machen oder asynchrone designs nutzen.

Natürlich geht das sinnvoll, man erhöht ja nicht die bits, es sind weiterhin nur 8bit pro Byte, und wie viele Bytes man aneinanderreiht ist nicht vorgegeben, dass muss nicht 2^x sein.