Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: Hardware- und Nachrichten-Links des 21./22. August 2021
Leonidas
2021-08-23, 08:30:29
Link zur News:
https://www.3dcenter.org/news/hardware-und-nachrichten-links-des-2122-august-2021
Gast Ritis
2021-08-23, 09:21:41
Das mit dem "herumlavieren" ist eine sehr steile These. Am Ende wird es ganz anders sein, sicherlich keine Aktion aus Verlegenheit wenn man bis vor kurzem noch genug Zeit gehabt hätte die Kapazitäten zu bestellen und TSMC könne die dann noch aufbauen.
Schon bei Zen2 gab es IO und Core in unterschiedlichen Verfahren. Die Entscheidung dafür wird sicherlich nicht nur einen sondern viele Gründe haben.
Am Ende hat man an den Zen gesehen, dass der IO über Jahre nur gering bis garnicht angepasst werden musste und der eigentliche Leistungszuwachs mit den Core Chiplets allein gut genug war. Es sollte auch klar sein, dass das in teurerem Verfahren mit viel weniger Komplexität auch viel schneller möglich ist.
Wenn für das eine 5nm Verfahren die relevanten IO Schaltungen wie SerDes, xGMI, PCIe, SI, VideoEngine & Co., evtl. 3dCache schon fertig sind, dann kommt man schneller zum Zug wenn das wiederverwendet wird und nur der neue Compute Chiplet im kleineren Verfahren designt wird. Der IO für künftige APUs und Zen wird auch in 5nm kommen soweit bekannt.
Der Durchbruch mit RDNA2 und Infinity Cache war auch vor allem möglich durch das Portieren des Cache-Designs von Zen auf RDNA, zumindest wenn man AMDs Aussagen dazu glauben darf.
Leonidas
2021-08-23, 10:06:38
Mit "herumlavieren" meinte ich sicherlich keine "Aktion aus Verlegenheit". Sondern einfach den Punkt, dass AMD taktisch planen muß, um Lieferschwierigkeiten möglichst aus dem Weg zu gehen.
Mit den Zen-I/Os hast Du natürlich Recht. Auch das hilft derzeit bei den 7nm-Kapazitäten.
Rabiata
2021-08-23, 10:50:18
Am Ende hat man an den Zen gesehen, dass der IO über Jahre nur gering bis garnicht angepasst werden musste und der eigentliche Leistungszuwachs mit den Core Chiplets allein gut genug war.
Ein Grund war möglicherweise auch, daß die größere Länge der Leiterbahnen außerhalb der CPU auch größere Ausgangsströme zum "Umladen" der Kapazität braucht. Da können die Transistoren nicht beliebig klein werden, und es wird weniger attraktiv, den Rest des I/O-Chips auf Biegen und Brechen zu verkleinern.
Legendenkiller
2021-08-23, 11:26:15
Macht doch Sinn die I/O Cips auf der letzen Gen zu fertigen. Teile in den I/O Cips müssen sowieso in deutlich großeren Strukturen gefertigt werden.
Sehe ich nicht negativ, speziell wenn dadurch der Preis nicht Premium sein muss wie z.b. bei Apple.
Also es wäre richtig interessant und ich denke auch klug wenn in dem io die eine igpu sowie 1-2 (kleine) cpu Kerne wären. Somit könnte man den ganzen computedie ausschalten und massiv idle verbessern. Für Notebook genial, aber auch für Desktop sehr gut.
Also es wäre richtig interessant und ich denke auch klug wenn in dem io die eine igpu sowie 1-2 (kleine) cpu Kerne wären. Somit könnte man den ganzen computedie ausschalten und massiv idle verbessern. Für Notebook genial, aber auch für Desktop sehr gut.
Dafür müssten sie aber erstmal den Stromfresser von IO-DIE in den Griff bekommen. Der ist nämlich im Idle der größte Stromfresser, die Compute-DIEs brauchen eh fast nix.
Dafür müssten sie aber erstmal den Stromfresser von IO-DIE in den Griff bekommen. Der ist nämlich im Idle der größte Stromfresser, die Compute-DIEs brauchen eh fast nix.
Ich dachte das konstant aufrecht erhaltene IF zusammen mit dem compute die wäre der Stromfresser im idle? Warum sonst wären die Apus schon bisher besser im Idle?
Gast Ritis
2021-08-23, 15:01:32
Dafür müssten sie aber erstmal den Stromfresser von IO-DIE in den Griff bekommen. Der ist nämlich im Idle der größte Stromfresser, die Compute-DIEs brauchen eh fast nix.
Das war bislang eben ein sekundäres Problem, bei den Cores gab es mehr zu holen.
Gerade weil AMD mit so wenigen Ingenieuren so viele verschiedene Chips designen muss ist die Wiederverwendung von bestehendem eine echte Entlastung oder macht neue Chips in so kurzer Zeit erst möglich.
Deshalb erwarte ich sämtliches IO Zeugs erst einmal in 5nm bei TSMC als den grossen Schritt der neuen Generationen. Von den einzelnen Units im IO profitieren dann sowohl Wiederverwendung in Designs für Desktop/Server Zen, für APUs als auch GPUs. Dass ein Zen-IO dann mit wenigen iGPU CUs kommt ist naheliegend, ist doch auf dieser nachgebauten Roadmap-Übersicht schon eingetragen.
Dass dann noch kleine Zen Kerne in den IO wandern werden wir wohl frühestens sehen, wenn Intels BigLittle erfolgreich etabliert ist.
I/O gröber zu produzieren ist weder neu, noch 'rumlavieren' oder whatever, sondern einfach sinnvoll, wenn man eh schon Multi-Chip macht. End of Story.
Soweit, so gut.
Das überraschende ist die Verwendung im preis- und/oder verbrauchssensitivem Segment der APU. Wenigstens bin ich doch nicht allein mit meiner Überraschung. Bisher war der (komplett unverständliche) Grundtenor im Forum 'Zusätzliches monolithisches Die ist Verschwendung'
APU-CUs könnten als kosteneffektives Unterscheidungsmerkmal ohne stacked Cache kommen.
Oder deutlich vermehrt Salvage.
Oder APUs haben halt keine Kostenvorteile mehr. Siehe intels aktuelle (Non-)F.
@Gast Ritis
es können meinetwegen auch 2 oder 1 normalr Zen Kerne sein. Wobei dies wahrscheinlich technisch umständlich wäre-
"Nur" +20% verharmlost die Situation. Denn die UVP ist bekannt selbst gegenüber den eh schon zu teuren größeren Schwestern überzogen. Angesichts des angepeilten Marktsegments müsste sie jedoch mit überlegenem P/L antreten. Launchreview ist 3DC noch schuldig, oder?
Ich dachte das konstant aufrecht erhaltene IF zusammen mit dem compute die wäre der Stromfresser im idle? Warum sonst wären die Apus schon bisher besser im Idle?
Was es auch immer ist, nachdem die APUs auch einen IF haben, aber integriert ohne extra IO-Die ist die Vermutung eben stark dass es am extra IO-DIE liegt.
Gut wäre ja wenn es einfach daran liegt, dass der IO noch in uralter Technologie gefertigt wird, blöd wäre wenn es daran liegt, dass die Wege zwischen den DIEs einfach länger sind als bei einem vollintegrierten IF auf einem einzigen DIE, weil das würde bedeuten, dass Multichip + gute Idle-Werte einfach inkompatibel sind.
Leonidas
2021-08-24, 03:48:49
Launchreview ist 3DC noch schuldig, oder?
Exakt. Peinlich.
Convertible
2021-08-24, 13:53:34
Ich denke das Problem mit dem Idle-Stromverbrauch bei einem externen I/O-Die ist der wesentliche Punkt, warum die aktuellen APUs monolitisch sind.
Laut der Roadmap von TSMC soll CoW zunächst in N7/N6 und dann für N5 für bottom und Top Die kommen. N3 dann aber nur für das Top Die:
https://pics.computerbase.de/1/0/0/1/3/0-510622392af5e454/29-1080.e1bf5aed.png
Das würde genau zu diesem Gerücht passen. Das Bottom-Die wäre der 5nm I/O-Die und das Top-Die wäre der 3nm Compute Die. Und da die CoW Verbindung sehr viel sparsamer ist, als das bisherige Verbinden über das Substrat wäre es auch taugliche für den mobilen Einsatz. Die TSV-Pitch will TSMC ja auch verbessern:
https://pics.computerbase.de/1/0/0/1/3/0-510622392af5e454/30-1080.845ab5f6.png
AMD wiederum zeigt Folien, dass bei Verbesserung des TSV-Pitches eben mehr möglich ist, als nur DRAM auf CPU
Da steht doch bereits als zweiter Schritt IP on IP und genauer: "Cores on Uncore":
https://pics.computerbase.de/1/0/0/1/2/8-b171f2a15f0fa6e0/8-1080.e5cdc8a2.jpg
Gast Ritis
2021-08-24, 19:26:05
Ich denke das Problem mit dem Idle-Stromverbrauch bei einem externen I/O-Die ist der wesentliche Punkt, warum die aktuellen APUs monolitisch sind.
Laut der Roadmap von TSMC soll CoW zunächst in N7/N6 und dann für N5 für bottom und Top Die kommen. N3 dann aber nur für das Top Die:
https://pics.computerbase.de/1/0/0/1/3/0-510622392af5e454/29-1080.e1bf5aed.png
Das würde genau zu diesem Gerücht passen. Das Bottom-Die wäre der 5nm I/O-Die und das Top-Die wäre der 3nm Compute Die. Und da die CoW Verbindung sehr viel sparsamer ist, als das bisherige Verbinden über das Substrat wäre es auch taugliche für den mobilen Einsatz. Die TSV-Pitch will TSMC ja auch verbessern:
https://pics.computerbase.de/1/0/0/1/3/0-510622392af5e454/30-1080.845ab5f6.png
AMD wiederum zeigt Folien, dass bei Verbesserung des TSV-Pitches eben mehr möglich ist, als nur DRAM auf CPU
Da steht doch bereits als zweiter Schritt IP on IP und genauer: "Cores on Uncore":
https://pics.computerbase.de/1/0/0/1/2/8-b171f2a15f0fa6e0/8-1080.e5cdc8a2.jpg
bester Beitrag seit langem… Danke dafür
vBulletin®, Copyright ©2000-2024, Jelsoft Enterprises Ltd.