Diskussion zu: AMDs Navi 31 mit angeblich nur noch einem GCD – samt 6 MCDs

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/geruechtekueche-amds-navi-31-mit-angeblich-nur-noch-einem-gcd-samt-6-mcds

[vinacis_vivids]

@Leo

Navi 21 @ 7nm hat maximal 5120 Shader bei 520mm².

[OpenVMSwartoll]

Ist ja bisher nur seine Meinung. Ich persönlich fände es schade, weil ich auf das Produkt in der bisher kolportierten Form recht neugierig bin. Rein technisch betrachtet.

[Gast]

Vielleicht hat Navi32 ja auch nur ein GCD und Navi 31 dann derer zwei? Würde eigentlich auch mehr Sinn machen, immer das selbe GCD zu verwenden, das fand ich an den bisherigen Mutmaßungen zu Navi31 und Navi 32 schon immer komisch.
Aufgrund der Schlechteren Skalierung des SI wäre man da natürlich SI limitiert, das könnte man dann aber durch niedrigeren Takt kompensieren. Dadurch reduziert man dann auch die Abwärme.
Damit würde das Gerücht ja auch stimmen, aber halt nur auf Navi32 bezogen.

[Leonidas]

@Leo
Navi 21 @ 7nm hat maximal 5120 Shader bei 520mm².

Ich wusste, ich hab einen Lapsus-Fehler drin. Ich war nur zu blind, um es zu sehen.

Gefixt.

[iamthebear]

Greymon hat vor ein paar Wochen auch von 7 Dies gesprochen aber vielleicht falsch interpretiert, da er von 2 GCDs ausgegangen ist:

https://twitter.com/greymon55/status/1513198955298926597?s=20&t=SxcMTMIKWy4PWTNXGmfNvQ

An sich hört sich das nicht so abwegig an.

Navi31: 48 WGPs + IO auf einem 5nm Die. Dazu 6*64MB = 384MB als 6nm MCDs, 192 Bit SI - 24GB
Navi32: 32 WGPs + IO auf einem 5nm Die. Dazu 4*64MB = 256MB als 6nm MCDs, 128 Bit SI - 16GB
Navi33: 16 WGPs + IO + 128MB auf einem 6nm Die, 128 Bit SI - 8GB

Eventuell auch 384 Bit, 256 Bit, 128 Bit

[Birdman]

Durchaus gut möglich dass Multi- (compute)Chip im Gamingbereich doch nicht so gut funktioniert wie AMD sich das initial vorgestellt hat.
Wenn aber ein GCD und der grosse Infini$ ausreicht um mit der Konkurenz mitzuhalten, wohl kein so grosser Beinbruch, und für Computegeschichten kann man den Ansatz ja trotzdem verwenden.

Ich bin da aber maximal bei OpenVMSwartoll und hätte das ganze aus technischer Sicht auch sehr gerne gesehen.

[iamthebear]

Greymon hat das noch einmal bestätigt. Er weiß es sind 7 Dies aber nicht welche das sind:
https://twitter.com/greymon55/status/1523732671943245824?s=20&t=pE1mfy5JGwUjfIkCQqpWtg


Vielleicht sollten wir noch einmal in uns gehen:
Wer hat denn bisher die 2 GCDs explizit bestätigt? Habe nur Tweets von 2021 vor dem Tape out. Da hat es eventuell noch einige parallele Designs gegeben. Vielleicht war einiges davon auch Vorbereitung für RDNA4.

[Meridian12]

Ist das korrekt, dass der Navi 31 Tape Out 1 Quartal vor dem Navi 33 stattfindet (Ok, kann auch 30 September Navi 31 zu 1 Oktober Navi 33 sein :D), aber der Release der Navi 33 Karte fast zeitgleich mit dem Tape Out stattfindet, die des Navi 31 mindestens 3 Monate später?

Wobei die ganzen Tape Out Jahreszahlen doch 1 Jahr zu wenig haben,oder?
Tape-Out Q4/2021 Q1/2022 Q3/2021

[iamthebear]

Navi33 ist monolithisch. Navi31 ist MCM auch wenn es nur 1 GCD gibt. Da gibt es mehr zu testen besonders was den Datentransfer von GCD zu den MCDs angeht. Da kommen deutlich größere Datenmengen zusammen als bei Zen zum IO Die.

[etp_inxession]

Viel zu spät für so eine drastische Veränderung im Layout.

Auch wenn ich eh nicht davon ausgehe, Navi 3x heuer überhaupt noch zu sehen, ist der Chip normalerweise schon Final.

Sonst würde sich das zeitlich NIE ausgehen.

[Gast]

Sonst würde sich das zeitlich NIE ausgehen.

Nur weil es jetzt bekannt wurde, dass es diese Änderung gab heißt das ja nicht, dass diese auch zeitnah passiert ist.

Selbstverständlich muss eine solche Entscheidung schon deutlich vorher passiert sein.

[iamthebear]

Das ist schon klar, dass die Änderungen nicht erst gestern passiert sind :-)

Wobei ich mir auch gut vorstellen kann, dass beide Varianten (1 und 2 GCDs) als echtes Silizium existieren aber verkauft wird dann nur 1 Version davon.

[Iscaran]

An sich hört sich das nicht so abwegig an.

Navi31: 48 WGPs + IO auf einem 5nm Die. Dazu 6*64MB = 384MB als 6nm MCDs, 192 Bit SI - 24GB
Navi32: 32 WGPs + IO auf einem 5nm Die. Dazu 4*64MB = 256MB als 6nm MCDs, 128 Bit SI - 16GB
Navi33: 16 WGPs + IO + 128MB auf einem 6nm Die, 128 Bit SI - 8GB


7 Chips für den N31 kann ja sein.

Für mich würde es am meisten Sinn machen, wenn man 1 Core Chip (CCD) hat und diesen um GCD und MCDs erweitert.

CCD (6nm) = 16 WGP + 2x64 MB Cache + 2x64 Bit SI (oder 4x32 bit SI)
GCD (5nm) = 16 WGP
MCD (5nm) = 64 Bit SI + 64 MB Cache
(evtl. auch nur 32 bit SI + 64 MB Cache)

=>
N33 = CCD = 1 Chip
N32 = CCD + GCD + 2 MCD = 4 Chips
N31 = CCD + 2 GCD + 4 MCD = 7 Chips


N33 = 16 WGP, 128 MB, 128 Bit
N32 = 32 WGP, 256 MB, 256 Bit
N31 = 48 WGP, 384 MB, 384 Bit

GGf., wenn das MCD nur mit 32 Bit statt 64 bit Zusatz arbeitet ODER wenn das CCD tatsächlich für jeden Chip ein anderes ist (dann entfällt ggf. der SI-Anteil der MCD) entstehen daraus mögliche Variationen diese Basisschemas.

Geometrisch kann das so ähnlich aussehen wie in der Skizze (auch von mir schon so im Oktober 2021 in ähnlicher Weise spekuliert, damals basierend auf den Patentveröffentlichungen von AMD in Kombination mit den Spekulationen ausm Internet). Bei der Skizze ging ich noch davon aus dass GCD + 2MCD als "Chiplet" kombiniert sein würden. Was aber dann nicht zur 7 Chips Spekulation passen würde.

[Lehdro]

Ich persönlich fände es schade, weil ich auf das Produkt in der bisher kolportierten Form recht neugierig bin. Rein technisch betrachtet.

Ich bin da aber maximal bei OpenVMSwartoll und hätte das ganze aus technischer Sicht auch sehr gerne gesehen.
Ich sage mal, wir werden sowas sehen, von AMD und NV. Nur halt nicht mit der nächsten Generation.
Einfach einmal in Richtung Zen schauen, wie sich "Chiplets" dort so entwickelt haben. GPU Renderung scheint da noch mal etwas kniffliger zu sein, wirtschaftlich sinnvoll scheint die Chipletsache aber auch jeden Fall zu sein, vor allem wenn man bedenkt wie groß die GPUs mittlerweile sind. Durch die Auslagerung von DIE-Fläche auf extra Chips gewinnt man etwas Luft zur Skalierung, aber auch das wird nicht ewig reichen, gerade in Anbetracht der immer langsameren Fertigungstechnikfortentwicklung.

[OpenVMSwartoll]

Ich sage mal, wir werden sowas sehen, von AMD und NV. Nur halt nicht mit der nächsten Generation.
Einfach einmal in Richtung Zen schauen, wie sich "Chiplets" dort so entwickelt haben. GPU Renderung scheint da noch mal etwas kniffliger zu sein, wirtschaftlich sinnvoll scheint die Chipletsache aber auch jeden Fall zu sein, vor allem wenn man bedenkt wie groß die GPUs mittlerweile sind. Durch die Auslagerung von DIE-Fläche auf extra Chips gewinnt man etwas Luft zur Skalierung, aber auch das wird nicht ewig reichen, gerade in Anbetracht der immer langsameren Fertigungstechnikfortentwicklung.

Daß der Weg eine logische Konsequenz ist, scheint mir auch verständlich. Es war nur eine gewisse Vorfreude bei mir vorhanden, zu sehen, wie sie es gelöst haben, wie es sich in verschiedenen Szenarien anfangs schlägt.

[Gast]

Daß der Weg eine logische Konsequenz ist, scheint mir auch verständlich.

Das ist übgerhaupt nicht der logische Weg ganz im Gegenteil, der logische Weg war immer mehr zu integrieren und nicht Bauteile die schon zusammen waren wieder auseinanderzureißen.