Diskussion zu: News des 15. Juni 2022

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/news-des-15-juni-2022

[Gast]

Hat der M2 wirklich LPDDR4X oder ist das ein copy & paste Fehler? Google sagt auf den ersten Blick das der M2 LPDDR5 hat.

[Schnitzl]

"I don't know if it really exists" heisst für mich eher wildes Gerücht und nicht "soll....haben"

Meine Meinung:
nVidia streute irrsinnige Leaks mit Wattzahlen bis 900W um AMD aus der Reserve zu locken bzw. auszutricksen
AMD macht nun etwas ähnliches ;)

[Leonidas]

Hat der M2 wirklich LPDDR4X oder ist das ein copy & paste Fehler? Google sagt auf den ersten Blick das der M2 LPDDR5 hat.

C&P-Fehler. Wird gleich gefixt.

[Platos]

"I don't know if it really exists" heisst für mich eher wildes Gerücht und nicht "soll....haben"

Meine Meinung:
nVidia streute irrsinnige Leaks mit Wattzahlen bis 900W um AMD aus der Reserve zu locken bzw. auszutricksen
AMD macht nun etwas ähnliches ;)

Warum sollte nvidia Interesse daran haben, dass AMD auf volle Pulle geht? Dann machen sie sich ja nur eher Konkurrenz.

[iamthebear]

mit gleich 16'384 FP32-Einheiten in der Hinterhand haben – im übrigen exakt die (neue) Konfiguration der GeForce RTX 4090 als auch

Die alte Spezifikation waren 15K. Das hätte bedeutet:
2 GCDs
3 Shader Engines
10 WGP
2 CU
128FP32

Die neue Spezifikation sind:
8 Shader Engines (ob 1 oder 2 GCDs ist unklar)
8 WGP
2 CU
128FP32

Meine Meinung:
nVidia streute irrsinnige Leaks mit Wattzahlen bis 900W um AMD aus der Reserve zu locken bzw. auszutricksen
AMD macht nun etwas ähnliches ;)

Du glaubst doch nicht ernsthaft, dass Nvidia von ein paar Twitter Leakern abhängig ist. Die wissen bereits haargenau wie das Lineup aussehen wird.

[Gast]

Auf dem Papier gibt es sowas bestimmt.
Bin gespannt.
Auf jeden Fall wird man die Leaker zukünftig daran messen, wie oft sie falsch gelegen haben und ob es zum jeweiligen Zeitpunkt schlicht gar keine 'ernsthaften' _Leaks_ hätte geben können.

[Leonidas]

Die alte Spezifikation waren 15K

In der Tat. Gefixt.

[Schnitzl]

Meine Meinung:
nVidia streute irrsinnige Leaks mit Wattzahlen bis 900W um AMD aus der Reserve zu locken bzw. auszutricksen
AMD macht nun etwas ähnliches ;)Warum sollte nvidia Interesse daran haben, dass AMD auf volle Pulle geht? Dann machen sie sich ja nur eher Konkurrenz.
ich meinte nur volle Pulle bei der Verlustleistung
1. nVidia verkauft genug, egal ob Sie schneller sind oder AMD
(sind sowieso nur ein paar %)
2. wenn AMD aufgrund von nVidias Wattzahlen ebenfalls nach oben geht, wird nVidia 25-50W darunter rauskommen und den Leuten erklären dass sie effizienter und sparsamer sind
3. selbst wenn AMD schneller ist, setzt nVidia irgend ne Titan oder Ti obendrauf, wenns sein muss mit 2MW - hauptsache 0,5% schneller
4. wenn AMD nicht mitgeht, kann nVidia ebenfalls mit dem Finger zeigen nach dem Motto hahaha wir sind schneller
5. sollte AMD schneller und sparsamer sein wird nVidia sicher was anderes zum finden :rolleyes:

d.h. AMD wählt 6. sie leaken selber einen fiktiven Monsterchip um nVidia auch ein wenig zu stressen, meiner Meinung nach das einzig Richtige


Du glaubst doch nicht ernsthaft, dass Nvidia von ein paar Twitter Leakern abhängig ist. Die wissen bereits haargenau wie das Lineup aussehen wird.
hab ich nie behauptet dass nVidia von seinen Leakern "abhängig" ist.
Ist aber ein weiteres Schlachtfeld auf dem nVidia gewinnen will, wie immer um jeden Preis

Erinnert sich hier niemand an den Ampere Launch?
Was sind da für Preise geleakt worden und am Ende hatten alle Dollar-Zeichen in den Augen weil es ja so viel billiger war als gedacht ;D
Now same procedure with Watt ...

[Iscaran]

Oh Wunder N30 sind genau 32 CUs mehr als N31.

Wenn Navi 3x in Chiplet GCDs daherkommt, dann ist es AMD im Prinzip völlig wumpe ob sie noch ein GCD dranhängen oder nicht.

Und wenn man sich die Abstufungen und Gerüchte so betrachtet dann verdichtet sich imho das Gerücht RDNA3 hat einen 32 CU "GCD-Chiplet" - dazu kommen ggf. noch MCD-Chiplets und das erklärt dann die N31 = 7 Chips Gerüchte sehr gut.

N33 = 1 Chiplet
N32 = 2 Chiplets
N31 = 3 Chiplets

Somit sehe ich da kein Problem für eine N30 = 4 Chiplets.

Das limitierende ist dann einfach der Powerbedarf des Gesamt-Konstrukts. Wenn nVidia mit der Brechstange auf 500 W geht nur mit AD102 vor RDNA31 rauszukommen UND falls RDNA 3 nun tatsächlich schon GCDs hat, dann KANN AMD vermutlich tatsächlich relativ schnell einen solchen "Navi 30" mit 4 GCDs bringen.

Und da kann sich AMD halt zurücklehnen und erstmal bis 300W (400 W?) planen, geht nVidia "hardcore", zieht man mit +1 Chiplet halt nach...

Genau DA zeigt sich ja das geniale am Chiplet Ansatz.

[Gast]

Oh Wunder N30 sind genau 32 CUs mehr als N31.

Wenn Navi 3x in Chiplet GCDs daherkommt, dann ist es AMD im Prinzip völlig wumpe ob sie noch ein GCD dranhängen oder nicht.

Und wenn man sich die Abstufungen und Gerüchte so betrachtet dann verdichtet sich imho das Gerücht RDNA3 hat einen 32 CU "GCD-Chiplet" - dazu kommen ggf. noch MCD-Chiplets und das erklärt dann die N31 = 7 Chips Gerüchte sehr gut.

N33 = 1 Chiplet
N32 = 2 Chiplets
N31 = 3 Chiplets

Somit sehe ich da kein Problem für eine N30 = 4 Chiplets.

Das limitierende ist dann einfach der Powerbedarf des Gesamt-Konstrukts. Wenn nVidia mit der Brechstange auf 500 W geht nur mit AD102 vor RDNA31 rauszukommen UND falls RDNA 3 nun tatsächlich schon GCDs hat, dann KANN AMD vermutlich tatsächlich relativ schnell einen solchen "Navi 30" mit 4 GCDs bringen.

Und da kann sich AMD halt zurücklehnen und erstmal bis 300W (400 W?) planen, geht nVidia "hardcore", zieht man mit +1 Chiplet halt nach...

Genau DA zeigt sich ja das geniale am Chiplet Ansatz.
Ich dachte n33 wäre ein normales Die, kein Chiplet Ansatz.
Deine These ist jedoch sehr sinnvoll und wäre wahrscheinlich klug, wenn die das so gemacht hätten. Es stellt sich nur die Frage wie man all diese Chiplets dann verbindet, wie groß soll das SI werden?

[Gast]

Ich dachte n33 wäre ein normales Die, kein Chiplet Ansatz.
Deine These ist jedoch sehr sinnvoll und wäre wahrscheinlich klug, wenn die das so gemacht hätten. Es stellt sich nur die Frage wie man all diese Chiplets dann verbindet, wie groß soll das SI werden?
Hatte ich bisher auch so gehört, dass N33 ein Monolith ist. SI hängt von der Anzahl der MCDs ab. Aber vermutlich haben die compute Chips ein Maximum an Interfaces für die MCDs, daher ist das halt von der Anzahl abhängig. Wie hoch die ist, muss man dann den Launch abwarten.

@Leo: In der ersten Tabelle ist noch ein Fehler, das sollte wohl Navi 32 statt Navi 33 heißen.

[Iscaran]

Es stellt sich nur die Frage wie man all diese Chiplets dann verbindet, wie groß soll das SI werden?

Dazu hatte ich schon selbst ein paar Gedanken gepostet und im RDNA3 Thread sind ja Ideen noch und nöcher dazu.

Mir scheint es so zu sein, dass man den Infinity Cache braucht, als "Kleber" zwischen den Chiplets. Und da dieser auch am Memory Interface hängt und auch nun eine ganze Weile die Idee in den Gerüchten die Runde macht, RDNA sei gar kein GCD Chiplet sondern man hätte MCD Chiplets.

Aber das macht imho keinen Sinn - ich denke man skaliert hier das SI mit dem MCD und den GCDs "parallel" hoch.
Evtl. gibt es 1 CORE-Die (32 CUs + Controller und zentrale einheiten + x MCDs + x/2 GCDs)

Der Core Die ist dabei im Grunde eine voll-funktionsfähige GPU, es braucht aber 2 Komponenten um deren Wirksamkeit zu skalieren.
Den neuartigen Cache, SI und CUs

=> Core Die ist 32 CUs + Zentrale Logik + "Basis"-SI + "Basis"-Cache

Basis könnte z.B. 128 MB und 128 Bit Si sein ?

Um das nun zu "skalieren" braucht es MCDs und GCDs Chiplets, die Bauteile selbst können eben "genormt" sein.

Die MCDs enthalten eine gewisse Menge Infinity Cache sowie x Bit SI (z.B. 32 Bit+64 MB Cache)

Die MCDs sind dabei immer die "Brücken" die man braucht um die Chiplets aneinander zu kleben.

Das GCD ist dann einfach genormt 32 CU.

Also für N33 (nur Core Die) => 32 CUs, 128-Bit, 128 MB Cache
Für N32 Core + 2 MCDs => +1 GCD = (128+2x32=192 Bit SI), (128+2x64=256 MB Cache)
N31 Core + 4 MCDs => +2 GCD = 256 Bit, 384 MB Cache

EDIT: N31 wären dann exakt 7 Chips (wie es die Gerüchte ja andeuten)...nur eben nicht 6 MCDs sondern 4 MCDs +2 GCDs+Core Die) Und N32 wären dann im Grunde 4 Chip(lets)
Entsprechend kann man das weitertreiben...vermutlich gibt es noch ein bisschen "Constraints" da man z.B. die Kommunikationswege ja kurz halten muss, also muss das ganze GPU-Konstrukt als "Ringbus" oder "Meshbus" oder ähnliches aufgebaut sein, wie man es ja auch bei CPUs hat.

Deswegen ist auch die Skalierbarkeit nicht ganz beliebig (eine Kette aus n-GCDs wäre vermutlich deutlich weniger effizient im Upscaling als ein "Ring" aus GCDs, wegen Latenzproblemen usw.

Wobei ja gerade Latenz beim Rechnen von Bilddaten fast keine Rolle spielt - da man eigentlich nur sehr wenig "Rückkommunikation" der Daten braucht...Hauptsache man verteilt die Daten aus einem Zentrum heraus möglichst parallel auf die Ausführungseinheiten (CUs)

[Leonidas]

@Leo: In der ersten Tabelle ist noch ein Fehler, das sollte wohl Navi 32 statt Navi 33 heißen.

In der Tat. Gefixt.

Hoffentlich hat sich hier niemand ins Bockshorn jagen lassen. N33 ist ein echter Monolith, der sich wahrscheinlich auch nicht mit anderen Chips paaren läßt. Dafür muß man schon N32 oder N31 benutzen.