Diskussion zu: News des 21. Juni 2022

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/news-des-21-juni-2022

[Gast]

"Leider fehlt ein wenig der konkrete Rahmen der Aussage – aber letztlich kann es sich nur um Server-Chip und/oder Grafikchips handeln, etwas anderes geht nicht in diese Watt-Regionen. "
Für mich klingen die 800W eher nach "kompletter Rechner". Denn es wird ja von 1kW bis 2kW dann geredet. Und 2kW für einen Chip klingt für mich eher nicht kühlbar.

[Gast]

Im Consumer-Bereich sind somit derzeit eher SSDs die Erstnutzer neuer PCI-Express-Normen – aber auch dies dürfte sich mit der Zeit erledigen, denn bei diesen sind Performance-Vorteile (durch neue PCI-Express-Normen) zumeist nur noch meßbar, jedoch kaum noch fühlbar.

Mehr PCIe-Bandbreite für SSDs ist durchaus willkommen, vielleichte jetzt nicht unbedingt um die Bandbreite pro SSD zu steigern, aber nachdem die CPU-Hersteller anscheinend weiterhin im Consumerbereich nicht mehr als 4 Lanes für SSDs zur Verfügung stellen wollen wäre es durchaus schön, wenn man diese als 4x 1x mit heutiger Performance, anstatt 1x 4x verwenden könnte.

Bei S-ATA waren 6 Anschlüsse grob der Standard, wäre schön wenn wir bei NVME auch in die Richtung kommen würden.

[Gast]

Was interessant sein könnte an PCIe 5, 6, 7... ist die Möglichkeit von den 16 fach Anschlüssen weg zu kommen. Ein PCIe 4 Lanes Anschluss wird dann genügen.

[Leonidas]

Für mich klingen die 800W eher nach "kompletter Rechner".

Könnte eventuell auch gemeint sein. Würde weniger zu TSMC selber (als Chip-Hersteller) passen, aber wäre zumindest denkbar.

[Legendenkiller]

"Leider fehlt ein wenig der konkrete Rahmen der Aussage – aber letztlich kann es sich nur um Server-Chip und/oder Grafikchips handeln, etwas anderes geht nicht in diese Watt-Regionen. "
Für mich klingen die 800W eher nach "kompletter Rechner". Denn es wird ja von 1kW bis 2kW dann geredet. Und 2kW für einen Chip klingt für mich eher nicht kühlbar.

"AI-Prozessor braucht über 20 Kilowatt"
https://www.golem.de/news/cerebras-wse2-dieser-ai-prozessor-braucht-ueber-20-kilowatt-2104-155931.html

och das geht schon :-)
Der hatte dann im fertigen Aufbau eine Kühlung für 25kW

[Gast]

"AI-Prozessor braucht über 20 Kilowatt"
https://www.golem.de/news/cerebras-wse2-dieser-ai-prozessor-braucht-ueber-20-kilowatt-2104-155931.html


Naja, das ist aber auch mehr ein Wafer als ein Chip.

[Gast]

"Leider fehlt ein wenig der konkrete Rahmen der Aussage – aber letztlich kann es sich nur um Server-Chip und/oder Grafikchips handeln, etwas anderes geht nicht in diese Watt-Regionen. "
Für mich klingen die 800W eher nach "kompletter Rechner". Denn es wird ja von 1kW bis 2kW dann geredet. Und 2kW für einen Chip klingt für mich eher nicht kühlbar.

Die von TSMC hergestellten WSE benötigen sogar über 20kW und bei den normalen Chips sind laut TSMC mit DWC über 2kW möglich.

https://www.hardwareluxx.de/images/cdn01/76B48805D0C74EF5B2106935CDB5905C/img/C6970441EC484E48A934116BE303CDEA/TSMC-Si-Watercooling-00007_C6970441EC484E48A934116BE303CDEA.jpg

[Gast]

Großartige News über Raphael-X/"Zen4D" :-)
Ein wenig beachteter Punkt ist, dass man durch den fetten Cache evtl. sogar Geld sparen kann (auch wenn die CPU etwas teurer ist), indem man DDR5-RAM aus dem P/L-Segment nimmt und trotzdem auf Spitzen-Performance kommt - statt Highend-DDR5, der sicher auch Ende des Jahres noch recht teuer sein wird.

[AlterSack]

800 watt und mehr. die menschheit ist total verblödet und wird diesen planeten zu recht verlassen. :freak:

[Gast]

Die von TSMC hergestellten WSE benötigen sogar über 20kW und bei den normalen Chips sind laut TSMC mit DWC über 2kW möglich.
War oben doch schon genannt, hat aber nichts mit einem gewöhnlichen Chip zu tun. Das Ding ist quasi so groß wie ein Waver (daher auch die abgerundeten Ecken) und hat entsprechend Oberfläche zum Abführen der Wärme. Oder anders ausgedrückt: Das hat grob die 47fache Fläche eines Epyc Rome (IO Die und Chiplets zusammen).
Umgerechnet wären die 23kw dieses Dings also etwa 500W Abwärme, die man über die Fläche des Epycs übertragen müsste. Das klingt schon anders als 2kW über so eine Fläche. Schau dir halt auch mal den von dir verlinkten Chart an: Mit direct water cooling (Kühlbahnen im Chip direkt) wird das Monster gekühlt. Das geht bei Epyc nicht, da hat man noch die Lötverbindung und den Heatspreader dazwischen. Das erhöht den Wärmewiderstand in dem Bereich schon mal um 50%, damit bekommt man das Ganze nicht mehr gekühlt.

[Convertible]

Das wird nichts mit 3D-Cache für Zen4 in diesem Jahr.
TSMC höchst persönlich sagt, dass die Produktion in der zweiten Jahreshälfte 2022 beginnt, aber die Verfügbarkeit der 5nm 3D-Stackings ist für 2023 geplannt:

"TSMC 3DFabric™ 3D Silicon Stacking Solutions - TSMC is showcasing two groundbreaking customer applications of the TSMC-SoIC™ chip stacking solution:

The world’s first SoIC-based CPU employing Chip-on-Wafer (CoW) technology to stack SRAM as a Level 3 cache
A groundbreaking intelligence processing unit stacked on top of a deep trench capacitor die using Wafer-on-Wafer (WoW) technology.

With N7 chips already in production for both CoW and WoW, support for N5 technology is scheduled for 2023. To meet customer demand for SoIC and other TSMC 3DFabric™ system integration services, the world’s first fully automated 3DFabric factory is set to begin production in the second half of 2022."

https://pr.tsmc.com/english/news/2939

[Leonidas]

Moment! Zen 4 3D V-Cache muß ja nicht zwingend mit 5nm Cache-Bausteinen erscheinen. Ich gehe eher davon aus, dass AMD hierfür die 6nm-Fertigung benutzt. Die ist für Cache-Bausteine effizienter als 5nm (deswegen ja auch extra 6nm Cache-Bausteine bei RDNA3 unter 6nm und nicht 5nm).

[Converible]

1. TSMC hat bisher gar nicht öffentlich komuniziert, dass TSMC inzwischen auch 6nm auf 5nm stappeln kann. 2023 geht der obere Chip auf 3nm, während der untere dies nicht tut. Also oben feinere Strukturen als unten und nicht umkehrt. Also so, wie dies auch bei CDNA3-Chips erwartet wird.
https://www.computerbase.de/2021-06/tsmc-3d-packaging-ist-das-naechste-grosse-ding/#bilder
2. Ob der obere Chip 6 oder 5nm ist, so muss die Technologie soweit sein, den Chip auf einem 5nm Chip (Zen4) zu stappeln und das steht eben H2 2022 bereit und die fertigen Produkte werden (Anfang) 2023 erwartet, laut TSMC.

[Linmoum]

Doch, muss es. TSMC hat explizit bisher nur von N7-on-N7 (Q4 2021) und N5-on-N5 (Q3 2022) gesprochen.

Es ist nicht bekannt, ob anderweitige Lösungen - zumindest zeitnah - auch möglich sind.

https://pics.computerbase.de/9/8/9/2/9-c9e299d908921727/2-1280.11c9380a.png

[Gast Ritis]

Damit PCIe5 akzeptabel ohne zu viel Strom funktioniert braucht es eigentlich 5nm Chips. Für PCIe6 muss die Strukturgrösse über den Daumen nochmals halbiert werden, das wird mit 3nm TSMC vielleicht praktikabel, ich vermute es braucht 2nm. Für PCIe7 sind wir dann bei bei 1nm, vermutlich muss es noch effizienter werden.

Fragt sich wo der ganze Datenmüll herkommen soll, der da in einer Sekunde durchgepresst wird. Könnte für Monitoring- und Analyseaufgaben im ganz grossen Stil interressant werden. "I don't care wrong or right, all the data says so..." ;)

[Gast]

War oben doch schon genannt, hat aber nichts mit einem gewöhnlichen Chip zu tun.


Hab den Thread vorm Abschicken nicht noch einmal aktualisiert. :redface:


Das Ding ist quasi so groß wie ein Waver (daher auch die abgerundeten Ecken) und hat entsprechend Oberfläche zum Abführen der Wärme. Oder anders ausgedrückt: Das hat grob die 47fache Fläche eines Epyc Rome (IO Die und Chiplets zusammen).
Umgerechnet wären die 23kw dieses Dings also etwa 500W Abwärme, die man über die Fläche des Epycs übertragen müsste.


Für den verantwortlichen Ingenieur bestimmt eine Kleinigkeit. ;)

Das klingt schon anders als 2kW über so eine Fläche. Schau dir halt auch mal den von dir verlinkten Chart an: Mit direct water cooling (Kühlbahnen im Chip direkt) wird das Monster gekühlt. Das geht bei Epyc nicht, da hat man noch die Lötverbindung und den Heatspreader dazwischen. Das erhöht den Wärmewiderstand in dem Bereich schon mal um 50%, damit bekommt man das Ganze nicht mehr gekühlt.

"Normalen Chips" bezieht sich auf die Größe und für DWC wären logischerweise nur Chips ohne Lötverbindung und Heatspreader geeignet. Die 2kW beziehen sich auf Chips ab 500 mm²:
"TSMCs Ziel ist es Kühllösungen für eine Abwärme im Bereich von 10 W pro Quadratmillimeter zu entwicklen. Je nach Größe des Chips sind diese 10 W/mm² aber schon sehr ambitioniert. Für größere Chips (500 mm² und mehr) peilt TSMC eine TDP von 2.000 W (2 kW) an.
...
DWC (Direct Water Cooling): Die Kanäle für die Wasserkühlung werden direkt in die obersten Silizium-Schichten des Chips eingearbeitet
Si Lid with OX TIM: Die Wasserkühlung wird in eine eigene Silizium-Schicht eingearbeitet und diese wiederum mittels eines OX (Silicon Oxide Fusion) als Thermal Interface Material (TIM) mit dem Chip zusammengebracht
Si Lid with LMT: Anstatt der OX-Schicht kann auch einfach Flüssigmetall zum Einsatz gebracht werden"
https://www.hardwareluxx.de/index.php/news/hardware/wasserkuehlung/56636-on-chip-wasserkuehlung-tsmc-will-bis-zu-2-kw-direkt-auf-dem-chip-kuehlen.html

Wenn man statt Wasser LN2 nimmt(also DLNC), geht vielleicht noch mehr:
https://www.youtube.com/watch?v=ZYLL5f_NBT8 :uup:

[Leonidas]

Doch, muss es. TSMC hat explizit bisher nur von N7-on-N7 (Q4 2021) und N5-on-N5 (Q3 2022) gesprochen.

Aus jener Terminlage ergibt sich damit eindeutig, das eine der beiden Quellen Unrecht haben muß: Entweder kommt Zen 4D erst Ende 2023 - oder TSMC hat nicht alles, was sie können offengelegt. Ich tippe frecherweise mal auf letzteres.

[Convertible]

Entweder kommt Zen 4D erst Ende 2023
Warum den das jetzt?

7-on-7nm: Massenfertigigung TSMC Q4 2021-> Q2 2022 hat AMD den 5800X3D geliefert.

5-on-5nm: Massenfertigung TSMC Q3 2022: Q1 2023 könnte AMD also den Z4D liefern.

Das passt sogar noch mit der Aussage vom "Leaker" überein, dass Z4D "früher" kommt, als Z3D. Dafür braucht man aber kein Leaker zu sein, sondern muss nur die Roadmap von TSMC sich anschauen, die für 5-on-5nm ein Quartal früher im Jahr startet, als 7-on-7nm und außerdem die Fertigung bei TSMC inzwischen für das Packaging ausgebaut wurde, so dass man auch schneller auf die für den Verkaufsstart nötigen Stückzahlen kommen würde.

[Leonidas]

Oh, mein Fehler. Ich hab da tatsächlich "Q3 2023" gelesen - anstatt "Q3 2022".

Logisch, somit ist 5nm auf 5nm möglich.

[basix]

Könnte eventuell auch gemeint sein. Würde weniger zu TSMC selber (als Chip-Hersteller) passen, aber wäre zumindest denkbar.

Das ist definitiv pro Chip oder "Produkt" gemeint, nicht pro System. H100, MI300, Ponte Vecchio, Next-Gen Server CPUs. Alle gehen >600W.

Passend dazu auch die Direct On-Chip Water Cooling der Chips, wo eben genau die genannten 2kW pro 500mm2 Chip als Design Target angegeben werden:
https://www.extremetech.com/computing/324625-tsmc-mulls-on-chip-water-cooling-for-future-high-performance-silicon

800 watt und mehr. die menschheit ist total verblödet und wird diesen planeten zu recht verlassen. :freak:
Das Ding ist, dass das Gesamtsystem mit den hohen Chip-Wattagen anscheinend effizienter ist. 1x System mit 800W ist effizienter als 2x Systeme mit 400W. Du halbierst damit faktisch die benötigte Infrastruktur rundherum (Server Racks) und somit die Grösse der Anlage. Dazu noch das Thema, dass mit weniger Chips oder Netzwerkteilnehmer einfacher skaliert (oder anders gesagt die Performance auf den Boden gebracht) werden kann.

Oh, mein Fehler. Ich hab da tatsächlich "Q3 2023" gelesen - anstatt "Q3 2022".

Logisch, somit ist 5nm auf 5nm möglich.

Eigentlich wollen wir ja 7-on-5nm sehen ;) Ich kann mir fast nicht vorstellen, dass man die V-Cache Die im teuren 5nm herstellt. MI300 ist ein anderes Thema. Dort könnte es auch 5-on-5nm sein.