Diskussion zu: News des 10. August 2023

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/news-des-10-august-2023

[GerryB]

Falls RDNA5 tatsächlich 2025 folgt, brauchts RDNA4 evtl. nur als Ersatz für die 7600 oder/und ne evtl. PS5 Pro.

[Leonidas]

Das wichtigste ist hierzu die AMD-Roadmap (die wir natürlich nicht kennen). Denn jetzt besteht in der Tat noch die Chance, alles zu ändern. Tape-Out für RDNA4 dürfte erst Jahresende 2023 sein. Erst mit dem Tape-Out hat man sich faktisch festgelegt.

[Platos]

Also bezüglich big.little bei AMD CPUs: So wie das aussieht, ist doch das big.little Konzept bei AMD genau so nur eine Flächeneffizienz und keine Energieeffizienz. Oder gibt es irgendwelche Gerüchte, die darauf schliessen lassen, dass bei amd dir kleinen Kerne auch wirklich energieeffizienter sind ?

[Leonidas]

Nein, sind sie nicht - da ja letztlich identisch zu den großen Kernen (bis auf den L2). Auf selbem Takt dürften sie genauso viel saufen wie die großen Kerne.

Es geht (wie bei Intel) zuerst um Flächen-Effizienz.

[Lehdro]

Also bezüglich big.little bei AMD CPUs: So wie das aussieht, ist doch das big.little Konzept bei AMD genau so nur eine Flächeneffizienz und keine Energieeffizienz. Oder gibt es irgendwelche Gerüchte, die darauf schliessen lassen, dass bei amd dir kleinen Kerne auch wirklich energieeffizienter sind ?
Angeblich sind sie auf niedrigere Taktraten "optimiert". Wobei das auch nur heißen kann das sehr hohe Taktraten keine Priorität waren - genau wie bei Intel.
Bleibt nur der Blick auf Bergamo vs Genoa:
Da die Zen 4C Epycs bisher nicht übertaktet wurden, kann man derzeit wenig aus der Praxis schlussfolgern, dass der theoretische Basistakt trotz mehr Kernen aber nur minimal sinkt, anders als der Boosttakt, lässt zumindest hoffen.

[GerryB]

In Games reicht der reduzierte Takt der littleCores aber dicke aus.

[Tigerfox]

Unterstützen Strix Point und Strix Halo tatsächlich nur noch LPDDR5?

[Gast]

Halo klingt nach Konsolen-SoC.

[Platos]

Ja, bringt aber von der Energieeffizienz nichts, wenn man das selbe auch mit den grossen Kernen machen kann (kann man ja selber einstellen).

Der einzige Vorteil wäre, wenn man dann bei nem 6-Kerner noch paar kleine Kerne oben drauf kriegt und somit die Kernklasse erhöht.

Das müsste aber bei gleichem Preis geschehen, was ich mal bezweifle bei AMD.

[pbmacros]

Nein, sind sie nicht - da ja letztlich identisch zu den großen Kernen (bis auf den L2). Auf selbem Takt dürften sie genauso viel saufen wie die großen Kerne.

Es geht (wie bei Intel) zuerst um Flächen-Effizienz.

Zumindest der L3 ist verantwortlich für einen guten Anteil des Verbrauchs eines Processors, vor allem im IDLE.
Siehe z.B. https://electronics.stackexchange.com/questions/149340/how-much-energy-does-cache-memory-consume-in-a-modern-processor

Gibt es Gründe warum das beim L2 anders ist?
Falls nicht kann man durchaus auch mit Einsparungen beim Energieverbrauch rechnen.

[Torg]

In deiner Tabelle stimmt vermutlich die Angabe von 24MB Level 3 Cache bei Strix Point nicht. Die Zen 5c sollen ja keinen haben und es sind nur vier Zen 5 cores verbaut.
Im screenshot sieht man es nicbt ganz genau, aber da steht wohl eine acht.

Mir stellt sich die Frage ob es sinnvoll ist von 45W auszugehen.
1. 8 zen5c brauchen mehr Fläche als 4 Zen 5 cores. vermutlich gering mehr Watts
2. 1/3. mehr Fläche für die shader Einheiten. Gerade in Spielen der Treiber für den Verbrauch
3. Die Strukturbreite bleibt bei 4nm

Also TDP eher rauf und mindestens DDR 5 7200 als Vorgabe

[ENKORE]

Der L2 ist physisch identisch zwischen Zen 4 und 4c (kein Flächenunterschied, kein Latenzunterschied). L1 und PRFs benutzen pseudo dual-port SRAM statt richtigem dual-port SRAM (-30 % Fläche).

Ich würde schon erwarten, dass die 4c Cores bei iso-clock weniger Strom verbrauchen. Einfach schon weil es viel weniger Transistoren sind.

https://www.semianalysis.com/p/zen-4c-amds-response-to-hyperscale

[pbmacros]

Ich beziehe mich auf die Zen5(c) Kerne bei "Strix Point" wie in der Meldung:

4 große CPU-Kerne (Zen5), 8 kleine CPU-Kerne (Zen5c), deutlich verringter Level2-Cache bei den kleinen CPU-Kernen (in diesem Fall sogar nur ¼ pro Kern).

Wobei das, wenn ich andere Nachrichtenseiten ansehe, bei weitem nicht bestätigt wird. Techpowerup spekuliert auf 1MB L2 Cache pro Kern egal ob c oder nicht (https://www.techpowerup.com/312237/amd-strix-point-companys-first-hybrid-processor-4p-8e-es-surfaces?cp=1) und reduzierten L3 Cache pro Kern für den Low Power Cluster.

The L3 cache sizes could vary between the two CCXs, with the P-core CCX having 16 MB (4 MB per core), and the E-core CCX 8 MB (512 KB per core)

Das würde analog der oben verlinken Intel Präsentation garantiert reduzierten Strombedarf bedeuten.

[Platos]

Der L2 ist physisch identisch zwischen Zen 4 und 4c (kein Flächenunterschied, kein Latenzunterschied). L1 und PRFs benutzen pseudo dual-port SRAM statt richtigem dual-port SRAM (-30 % Fläche).

Ich würde schon erwarten, dass die 4c Cores bei iso-clock weniger Strom verbrauchen. Einfach schon weil es viel weniger Transistoren sind.

https://www.semianalysis.com/p/zen-4c-amds-response-to-hyperscale

Und das soll einen relevanten Anteil ausmachen?

Und selbst wenn: werden die kleinen Kerne eig. in der selben Fertigungsgrösse gefertigt ?

[Gast]

Also bezüglich big.little bei AMD CPUs: So wie das aussieht, ist doch das big.little Konzept bei AMD genau so nur eine Flächeneffizienz und keine Energieeffizienz. Oder gibt es irgendwelche Gerüchte, die darauf schliessen lassen, dass bei amd dir kleinen Kerne auch wirklich energieeffizienter sind ?
Nein, sind sie nicht - da ja letztlich identisch zu den großen Kernen (bis auf den L2). Auf selbem Takt dürften sie genauso viel saufen wie die großen Kerne.
Ich dachte, Zen4C kann gar nicht so hohe Taktraten (bedingt durch die Abspeckung) und ist damit auch entsprechend sparsamer (weil niedriger Takt). Ist das jetzt auf einmal vom Tisch?
Ja, bringt aber von der Energieeffizienz nichts, wenn man das selbe auch mit den grossen Kernen machen kann (kann man ja selber einstellen).
Der einzige Vorteil wäre, wenn man dann bei nem 6-Kerner noch paar kleine Kerne oben drauf kriegt und somit die Kernklasse erhöht.
Das müsste aber bei gleichem Preis geschehen, was ich mal bezweifle bei AMD.
Naja, AMD will ja Zen4C auch verkaufen. Insofern müssen sie die Kerne billiger anbieten. Und man bekommt ja, falls ich es richtig im Kopf habe, auf fast die selbe Fläche wie Zen4 die doppelte Kerne Zahl. Insofern kostet AMD ein Kern erheblich weniger, den Preisunterschied müssen sie zumindest zu Teilen auch an den Kunden weitergeben, wenn sie das Ding los werden wollen. Und dann hat man für MT Anwendungen halt den üblichen Vorteil der höheren Kerne mit weniger Takt. Das spart natürlich Energie. Wie viel, wird man abwarten müssen. Schließlich spart Cache ja auch Energie (weniger Ram Zugriffe).
In erster Linie geht es aber AMD natürlich auch eher um weniger Fläche und damit billiger. Ob die Dinger dann energieeffizienter sind als die normalen Zen, muss dann der Test zeigen.

[Nur zu Gast]

Der L2 ist physisch identisch zwischen Zen 4 und 4c (kein Flächenunterschied, kein Latenzunterschied). L1 und PRFs benutzen pseudo dual-port SRAM statt richtigem dual-port SRAM (-30 % Fläche).

Ich würde schon erwarten, dass die 4c Cores bei iso-clock weniger Strom verbrauchen. Einfach schon weil es viel weniger Transistoren sind.

https://www.semianalysis.com/p/zen-4c-amds-response-to-hyperscale

Nicht nur viel weniger Transistoren. Wenn man den Kern für 5+ GHz (Kotzgrenze) designt, dann muss man insbesondere auch schnellere Standardzellen (und damit Transistoren) verwenden - und die brauchen einfach mehr Strom, inbseondere auch Leakage.
Sind dagegen vielleicht 4 GHz ausreichend, kann man nicht nur weniger, sondern auch sparsamere Zellen verwenden, was definitv helfen sollte sparsamer zu sein.

[Gast]

Wobei das, wenn ich andere Nachrichtenseiten ansehe, bei weitem nicht bestätigt wird.

Der Screenshot zeigt 4x 1M für die Big Cores, und 2x 1M für die kleinen Cores.
Also jeweils 1M exklusiv pro Core bei den großen, und jeweils 1M shared von einem 4er Cluster der kleinen.

[crnkoj]

"Sicherlich handelt es sich hierbei auch eher nur um einen Versuch, mal etwas technisch herausragendes zu zeigen, was die Konkurrenz nicht so schnell kontern kann"

Na ja Intel könnte mit seinem foveros und battlemage vermutlich recht schnell eine Antwort zaubern. Ist das nicht schon in den leaks/Spekulationen erwähnt worden? Schlussendlich hat Intel das schon einmal mit den CPUs mit radeon gemacht.
Für nvidia könnte dies aber tatsächlich etwas ungemütlich werden.

[Altehardware]

Diese apu sind brachial
strix point 16cu bei 3,0ghz rdna3,5 ergeben min 7tf
Strix halo sogar 17,9tf und das ist noch die rdna3 alu auslastung steigt diese auf 2,5 wird richtig wild
16cu = 7,6tf bei 25w
40 cu = 19,2tf bei 45w

Das egalisiert mal alle 60er klasse gpu diee s derzeit gibt von rx6600 bis rtx4060ti

[Gast]

Ich hab' grad mal wieder hämisch über Nvidia gelacht.
Auf der neue GH100 sitzen 141GB des bösen HBM(3e)-RAMs.
Nvidia hat nach dem damaligen Genöle absolut rein gar nichts auf dem Gebiet präsentiert.

[Gast]

Das egalisiert mal alle 60er klasse gpu diee s derzeit gibt von rx6600 bis rtx4060ti
Die Halo kommt so aber vermutlich nie in einen Desktop. Die hat ja 256Bit SI, das bietet AM5 nicht an. Also ist das vermutlich was für Laptops oder Mini-Rechner.

[Torg]

Die Halo kommt so aber vermutlich nie in einen Desktop. Die hat ja 256Bit SI, das bietet AM5 nicht an. Also ist das vermutlich was für Laptops oder Mini-Rechner.

Als x86 alternative zum Mac Mini. Mit AsRock als Partner, ein schönes Stück Hardware zusammengebaut, hätte was. Haben ja schon viele nach einer PS5 oder XBox mit offenen Bootloader gegiert. 32GB Speicher fest verbaut wäre dann auch ok.
Ich kann aber nicht einschätzen welche Stückzahlen AMD damit umsetzen müste um sowas aufzulegen.

[Leonidas]

Ich dachte, Zen4C kann gar nicht so hohe Taktraten (bedingt durch die Abspeckung) und ist damit auch entsprechend sparsamer (weil niedriger Takt). Ist das jetzt auf einmal vom Tisch?

Ja & Nein. Der niedrigere Takt trifft zu - aber deswegen sollte es auf gleichem Takt dennoch das gleiche Ergebnis geben. Mehr meinte ich ja auch gar nicht.

Aber: Wie vorstehend schon dargelegt, kann Zen4c durch fehlende Massetransistoren sowie kleinere Caches dennoch sparsamer auf gleichem Takt sein. Das hatte ich nicht bedacht.

[Zossel]

Und das soll einen relevanten Anteil ausmachen?

Und selbst wenn: werden die kleinen Kerne eig. in der selben Fertigungsgrösse gefertigt ?

Warum hast du den Artikel nicht gelesen?

[Zossel]

Aber: Wie vorstehend schon dargelegt, kann Zen4c durch fehlende Massetransistoren sowie kleinere Caches dennoch sparsamer auf gleichem Takt sein. Das hatte ich nicht bedacht.

Was sind den "Massetransistoren"? Und welche Physik verbirgt sich dahinter?

[Leonidas]

Damit bezeichnet man umgangssprachlich Transistoren, die nur im Design sind, um die Taktraten hochzuhalten.

[Gast]

Diese apu sind brachial
strix point 16cu bei 3,0ghz rdna3,5 ergeben min 7tf
Strix halo sogar 17,9tf und das ist noch die rdna3 alu auslastung steigt diese auf 2,5 wird richtig wild
16cu = 7,6tf bei 25w
40 cu = 19,2tf bei 45w

Das egalisiert mal alle 60er klasse gpu diee s derzeit gibt von rx6600 bis rtx4060ti

Nur sind FLOPs eben bei weitem nicht alles, schon gar nicht mit langsamem Speicherinterface das mit dem restlichen SoC geteilt wird ohne IFC Backup.

[Zossel]

Damit bezeichnet man umgangssprachlich Transistoren, die nur im Design sind, um die Taktraten hochzuhalten.

Gilt das bereits für eine Push-Pull-Stufe anstatt Open Kollektor?
Oder auch für das Schaltungsdesign an sich, also z.b. einen 8-Bit Addierer statt einem 1-Bit-Addierer zu nutzen?

[Leonidas]

Da müsstest Du einen Chipdesigner fragen. Wir wissen nur sehr ungenau davon, das so etwas existiert.

[Gast]

Was sind den "Massetransistoren"? Und welche Physik verbirgt sich dahinter?
Sie dienen der Übertragung gleich hoher Spannung, jeder Transistor kann als Massetransistor dienen. Die Hersteller machen keine Angabe dazu wie viele Transistoren lediglich als Relais der Schaltung dienen.

[Zossel]

Sie dienen der Übertragung gleich hoher Spannung, jeder Transistor kann als Massetransistor dienen. Die Hersteller machen keine Angabe dazu wie viele Transistoren lediglich als Relais der Schaltung dienen.

Da müsstest Du einen Chipdesigner fragen. Wir wissen nur sehr ungenau davon, das so etwas existiert.


Also irgendwas diffuses, so ähnliches Forendeutsch wie "IPC".

[Gast]

Nur sind FLOPs eben bei weitem nicht alles, schon gar nicht mit langsamem Speicherinterface das mit dem restlichen SoC geteilt wird ohne IFC Backup.
Naja, man muss natürlich abwarten, was die Gerätehersteller für Speicher verbauen. LPDDR5X gibt es offiziell bis 8533MHz. Also bis über 270GB/sec. finde ich jetzt gar nicht so langsam. Kleiner Hinweis: Ist grob der Wert einer 4060...

[Gast]

Kleiner Hinweis: Ist grob der Wert einer 4060...

Nur hat die das für sich alleine und oben drein noch den Cache.

Es würde natürlich einiges ändern wenn AMD einen ihrer tollen Cachebausteine raufkleben würde, oder sogar nur endlich mal die GPU den LLC mitbenutzen lassen würde. Der ist bei bisherigen APUs nämlich immer noch auf die CPU beschränkt.