Diskussion zu: News des 15. Dezember 2023

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/news-des-15-dezember-2023

[CrazyIvan]

Link zur News:
https://www.3dcenter.org/news/news-des-15-dezember-2023
Laut Andi Schilling scheinen die LP-E-Kerne bei MT-Lasten nicht gemeinsam mit den Kernen des CPU-Tile zu agieren:
https://twitter.com/aschilling/status/1735327163472138313?t=0No7_q6os4_17kMtCWdXhA&s=19

[ENKORE]

Laut Andi Schilling scheinen die LP-E-Kerne bei MT-Lasten nicht gemeinsam mit den Kernen des CPU-Tile zu agieren:
https://twitter.com/aschilling/status/1735327163472138313?t=0No7_q6os4_17kMtCWdXhA&s=19

Im September 2023 sah das noch nach gleichzeitiger Nutzung aus:

https://www.techpowerup.com/review/intel-meteor-lake-technical-deep-dive/images/efficiency-06.jpg

[CrazyIvan]

Meine Vermutung: Threads unterschiedlicher Prozesse können zur gleichzeitigen Verwendung der LPE Cores dienen, nicht aber innerhalb des selben Prozesses wie bei CB und Co.

[OpenVMSwartoll]

Man macht schon allerhand Klimmzüge, um den Scheduler zu einer brauchbaren Nutzung der P- und E-Kerne zu bewegen, mal mehr, mal weniger brauchbar.

Jetzt noch die LP E-Kerne unterzubringen, wäre sehr sportlich.

[Gast]

Jetzt noch die LP E-Kerne unterzubringen, wäre sehr sportlich.
Dazu kommt dann noch das Thema Cache. Intel muss dann ja eigentlich den Cache im CPU Tile in das SOC Tile rüber kopieren, damit die Kerne auch arbeiten können. Wie viel Cache gibt's denn da? Oder gibt's da keinen L3? Dann hätte man da ja das Thema, dass die Kerne vermehrt auf den Speicher zugreifen müssen. Ob das dann noch Strom spart? Gibt's da schon Erkenntnisse?

[OpenVMSwartoll]

Dazu kommt dann noch das Thema Cache. Intel muss dann ja eigentlich den Cache im CPU Tile in das SOC Tile rüber kopieren, damit die Kerne auch arbeiten können. Wie viel Cache gibt's denn da? Oder gibt's da keinen L3? Dann hätte man da ja das Thema, dass die Kerne vermehrt auf den Speicher zugreifen müssen. Ob das dann noch Strom spart? Gibt's da schon Erkenntnisse?

Meines Wissens teilen sich die beiden LP E-Kerne 4 MB L3.

[Gast]

Dazu kommt dann noch das Thema Cache. Intel muss dann ja eigentlich den Cache im CPU Tile in das SOC Tile rüber kopieren, damit die Kerne auch arbeiten können.


Es wird nichts vom Cache zwischen den Tiles kopiert, genauso wenig wie bei AMD zwischen verschiedenen verschiedenen CCX. Wenn eine CPU Daten braucht die noch nicht in ihrem Cache liegen, dann werden diese vom RAM geladen, auch wenn eine CPU in einem anderen Tile diesen schon hätte.

Und der Sinn der zusätzlichen Kerne im SoC Tile ist ja gerade das Compute Tile nicht aufwecken zu müssen, was das holen der Daten aus dessen Cache ja kontraproduktiv machen würde.

[Gast]

Und der Sinn der zusätzlichen Kerne im SoC Tile ist ja gerade das Compute Tile nicht aufwecken zu müssen, was das holen der Daten aus dessen Cache ja kontraproduktiv machen würde.
Und ich dachte immer, der Sinn der Kerne im SoC Tile wäre es, Strom zu sparen. Aber wenn man alle Daten aus dem RAM laden muss, dann ist Strom sparen vermutlich nicht möglich, weil man die Einsparungen bei den Kernen dafür beim SI wieder verpulvert.

[Leonidas]

Jein @ letzten Gast:

Strom gespart wird im LPE-Modus dadurch, dass nur diese 2 Kerne an sind und der Rest schlafengelegt wurde. Den Malus, dass es keinen L3 gibt, kann man dann akzeptieren, der vorgenannte Effekt ist (sehr) viel größer.

Technisch hast Du Recht, ein L3 bei den LPE-Kernen würde auch noch mal energieeffizienter sein. Aber die LPE machen auch keine wirklich anspruchsvollen Aufgaben, eventuell ist das nicht notwendig für diese Kerne.

[OpenVMSwartoll]

Jein @ letzten Gast:

Strom gespart wird im LPE-Modus dadurch, dass nur diese 2 Kerne an sind und der Rest schlafengelegt wurde. Den Malus, dass es keinen L3 gibt, kann man dann akzeptieren, der vorgenannte Effekt ist (sehr) viel größer.

Technisch hast Du Recht, ein L3 bei den LPE-Kernen würde auch noch mal energieeffizienter sein. Aber die LPE machen auch keine wirklich anspruchsvollen Aufgaben, eventuell ist das nicht notwendig für diese Kerne.

Wie kommst Du darauf, dass die LP E-Kerne keinen L3 hätten? Bin ich falsch informiert?

[Leonidas]

Aussage InstLatX64
https://twitter.com/InstLatX64/status/1734902189443747913

[Gast]

Wie kommst Du darauf, dass die LP E-Kerne keinen L3 hätten? Bin ich falsch informiert?

Brauchen sie such nicht, die sitzen am SoC DIE und damit neben dem Memory Controller. Letztere hat garantiert irgendwelchen unnamed Cache, der effektiv als LLC fürs SoC DIE fungiert.

[OpenVMSwartoll]

Aussage InstLatX64
https://twitter.com/InstLatX64/status/1734902189443747913

Dann sind meine Infos von HWLUXX nicht korrekt? Klar hängen sie nicht am großen L3, aber dort las ich, es gäbe einen eigenen 4 MB großen.

[Leonidas]

Könnte genauso gut stimmen, letztlich sagt der Twitterer ja nur, dass sie sich nicht am L3 der anderen Kerne bedienen. Findest Du die Text-Passage?

[Gast]

Jein @ letzten Gast:

Strom gespart wird im LPE-Modus dadurch, dass nur diese 2 Kerne an sind und der Rest schlafengelegt wurde. Den Malus, dass es keinen L3 gibt, kann man dann akzeptieren, der vorgenannte Effekt ist (sehr) viel größer.

Technisch hast Du Recht, ein L3 bei den LPE-Kernen würde auch noch mal energieeffizienter sein. Aber die LPE machen auch keine wirklich anspruchsvollen Aufgaben, eventuell ist das nicht notwendig für diese Kerne.
Naja, eigentlich sollte heutzutage ein schlafender Kern kaum was verbrauchen. Und mich stört auch nicht primär, dass die LP Kerne keinen L3 haben (was ja in Diskussion ist), sondern dass sie etwaige Daten, die im L3 des CPU-Tiles liegen dann wieder aus dem Ram laden müssen. Das braucht natürlich viel mehr Energie. Und wenn dann das OS kurz drauf beschließt, doch wieder das CPU Tile zu brauchen, hat man hinsichtlich Verbrauch nichts gewonnen.
Insofern vermute ich mal, dass die LP Kerne nur für so Tätigkeiten wie connected standby genutzt werden (können), wo dann auch abzusehen ist, dass sie längere Zeit laufen.

[OpenVMSwartoll]

Könnte genauso gut stimmen, letztlich sagt der Twitterer ja nur, dass sie sich nicht am L3 der anderen Kerne bedienen. Findest Du die Text-Passage?

Gern. Folgender Artikel:

https://www.hardwareluxx.de/index.php/artikel/hardware/prozessoren/61859-desintegriert-und-auf-effizienz-getrimmt-alle-informationen-zu-meteor-lake.amp.html


Im SoC-Tile verwendet werden die LP E-Cores. Diese basieren ebenfalls auf dem Crestmont-Design. Maximal zwei Kerne kommen hier zum Einsatz und teilen sich einen 4 MB großen L3-Cache. Im Hinblick auf die Takt/Spannungskurve arbeiten diese E-Kerne natürlich in einem anderen Fenster. Hinzu kommt, dass der SoC-Tile eben von TSMC in N6 gefertigt wird, während die weiteren E- und P-Kerne im Compute-Tile von Intel in Intel 4 gefertigt werden. Die Design-Richtlinien und Charakteristiken im Transistordesign sind an dieser Stelle andere.



Ich glaube Dir natürlich, aber versuche immer zu verstehen. Auswendig lernen kann ich schlecht, daher muss ich es mir auf diese Art merken.

[Leonidas]

Danke!