Clearwater Forest - Intel 3T/Intel 18A - Produktstart spät 2025

[mocad_tom]

Clearwater Forest-AP im LGA 7529 hat 288 ( 3x96 )

CWF-SP hat 2x96 = 192 im LGA 4710


Dann der Skymont Kern vom Lunar Lake wird auch der Skymont kern in Clearwater forest sein.

L1i: 64KB
L1D: 32KB
L2: 4MB
https://twitter.com/SquashBionic/status/1758875038130794977


Ein Intel 18A-Chiplet hat 24 Clearwater Forest Kerne.
Und vermutlich sind auf diesem Chiplet dann nur die MOESI-Tags des L3-Caches und die eigentlichen L3-Cache-SRAM-Zellen sind dann auf dem Intel 3-T-Prozess.

Im Intel 3T steckt der Memory-Controller.
Der wird so ziemlich das gleiche können wie der von Sierra forest.
Auch die I/O-Dies für PCIe 5.0 sind ausgeborgt von Granite-Rapdis und Sierra Forest.

https://twitter.com/SquashBionic/status/1760367618253627410

Das wird auch der Bauplan und die Blaupause für Falcon Shores.

[davidzo]

Hm, kein Corecount Zuwachs?

Das ist enttäuschend nachdem die Ziele bzw, ersten Gerüchte aus der Serverbranche bei 500+ E-Cores lagen.

Damit geht CWF den umgekehrten Weg den man bei Sapphire rapids -> Emerald Rapids gegangen ist. Nicht konsolidierung auf größeren DIEs und weniger Interconnect- und Packaging-Aufwand, sondern umgekehrt.

[basix]

Clearwater Forest sieht irgendwie aus wie das 3D-Stacking Patent von AMD zu (vermutlich) RDNA5 :D

Zum Core Count:
Ist noch nicht sicher. Ich rechne eigentlich fest damit, dass man auf mehr Cores geht.
- Cache wird ausgelagert ins I3 Base Die --> Mehr Platz für Cores
- Kleinere Core Chiplets mit besserem Yield --> Mehr Cores sind günstiger herstellbar
- 18A Prozess vs. I3 bei Sierra Forest --> Mehr Platz für Cores
- Skalierbarkeit auf 1...N Base Tiles, können 2, 3, 4 oder 5 sein. Weiss man heute noch nicht.
- 24 Cores pro Core Chiplet werden gemunkelt, vielleicht sind es auch 30, 32 oder 36, wer weiss. Bei 4x Base Tiles würden wir bei 4x32 * 4 und somit 512 Cores landen
- Beim Core Chiplet wird die Anzahl Cores ein Produkt als Row * Column sein. Also 4*5 = 20; 4*6 = 24; 5*5 = 25; 5*6 = 30; 5*7 = 35; 6*6 = 36; etc.

[mocad_tom]

wildc hat auf twitter ja schon die größen von Granite rapids ausgerechnet

https://twitter.com/_wildc/status/1699962079774462309

hieraus können wir nun Chiplet größen für Clearwater forest ausrechnen.


Ein Base-Die von Clearwater-Forest hat 34mmx17mm = 564mm^2

Ein Compute-Tile von Clearwater-Forest hat 8,4mmx16,8mm = 141mm^2

Das wäre eher eine etwas zu große Annäherung.


https://twitter.com/SquashBionic/status/1730774755194872105
Bionic Squash hat das schon geleaked.

3 x 4 x 24 cores ist 288

2 x 4 x 24 cores ist 192

auch an den 24 cores im chiplet gibt es eigentlich auch nichts mehr zu rütteln.

[mocad_tom]

Es gab ja auch die Diskussion, dass Cache-Zellen bei kleineren Prozessen nicht mehr gut skaliert.

Ich denke da muss man differenzieren.

SRAM Zellen mit mehreren Ports skalieren besser, SRAM-Zellen mit weniger Ports skalieren schlechter.

Ich denke so kam dann auch der Ansatz mit den rentable Units zustande.

Bzw. es Teilen sich 4 Skymont Cores einen gemeinsamen L2Cache.
Das klappte bisher auch schon ganz gut, aber durch diese SRAM-Zellen mit mehr Ports erhält man jetzt nochmal zusätzlich Performance.

[ryan]

Clearwater Forest-AP im LGA 7529 hat 288 ( 3x96 )

CWF-SP hat 2x96 = 192 im LGA 4710


Dann der Skymont Kern vom Lunar Lake wird auch der Skymont kern in Clearwater forest sein.



Clearwater Forest setzt auf Darkmont Kerne. Sozusagen der Skymont Nachfolger, der auch bei Panther Lake als Lunar Lake Nachfolger zum Einsatz kommen wird.

Server product based on the Atom Darkmont core.


#define INTEL_FAM6_ATOM_CRESTMONT_X 0xAF /* Sierra Forest */
#define INTEL_FAM6_ATOM_CRESTMONT 0xB6 /* Grand Ridge */

+#define INTEL_FAM6_ATOM_DARKMONT_X 0xDD /* Clearwater Forest */
https://lore.kernel.org/all/20240117191844.56180-1-tony.luck@intel.com/T/

[mocad_tom]

Crowd sourcing ist schon was cooles, danke

das hatte ich nicht auf dem Zettel

Darkmont wird dann die größe haben und einen entsprechenden IPC-Uplift.

Skymont kerne wären zu klein gewesen.

Darkmont könnte dann auch so eine Art L0D-Cache haben.

[basix]

Gleichbleibender Core Count passt aber einfach nicht. Clearwater Forest verbaut 2-3x Chipfläche als Sierra Forest mit zusätzlich dichteren Prozessen und soll bei 288C bleiben? Irgendwas passt da nicht. 288C pro Base Tile wären da realistischer. 24C bei 141mm2 wäre zudem >5mm2 pro Core. In 18A! Raptor Cove in Intel 7 liegt bei 8mm2...und die E-Cores bei knapp 2mm2...passt alles hinten und vorne nicht.

[ryan]

Wo kommt die Größe überhaupt her? Ich lese da oben was von Granite Rapids. Wie kann man von Granite Rapids die Größe von Clearwater Forest ableiten?

[mocad_tom]

so wird clearwater aufgebaut sein:

https://twitter.com/SquashBionic/status/1760367618253627410

unten 3 base-tile mit intel 3T
und darauf sitzend 12 compute tile mit Intel 18A

und die Größenschätzungen kommen eben von Granite Rapids, weil die dortigen 3 Compute-Tiles sind in etwa jetzt die Base-Tiles für Clearwater Forest.

Klar können die auch nochmals kleiner ausfallen.

https://twitter.com/_wildc/status/1699962079774462309

Aber so als Blaupause kann man das schonmal nehmen.

[davidzo]

Clearwater Forest sieht irgendwie aus wie das 3D-Stacking Patent von AMD zu (vermutlich) RDNA5 :D

Sieht für mich eher aus wie Mi-300A, bzw wie der CPUteil.
Kleine CCDs gestapelt auf aktiven Interposer-DIEs (Elk Range) mit 4x64MB Cache, xGMI und NOC sowie PCIe Lanes. 256MB IFcache.

Aber ähnlich wie bei RDNA3 geht eventuell viel Fläche für den interconnect drauf? Das bisherige Foveros wie auch bei MTL fällt ja eher durch geringere density auf, mit viel mehr contacts und geringerer contact speed im vergleich zu AMD/TSMCs stacking. Bei CWF soll nun aber foveros direct zum Einsatz kommen, aber erstmal abwarten in welchem Umfang.

Wie man hier überhaupt noch Backside Power delivery machen würde, also das große neue Feature von 18A, verstehe ich auch noch nicht. Je größer der gesamte Chiplet-Verbund, desto schwieriger ist es doch die Power erstmal vom package in den über dem DIE gestackten Power delivery DIE zu bringen. Selbst wenn man den Power delivery DIE überstehen lässt und über copper pillars oder c4 bumps mit dem Package verbindet sind die Leitungslängen enorm groß. Kann mit kaum vorstellen dass das bei so großen Chipverbünden noch effizienter ist also klassisches power routing in den groberen metal layern, dann aber direkt von unten.


https://twitter.com/SquashBionic/status/1730774755194872105
Bionic Squash hat das schon geleaked.

3 x 4 x 24 cores ist 288

2 x 4 x 24 cores ist 192

auch an den 24 cores im chiplet gibt es eigentlich auch nichts mehr zu rütteln.
Lol, weil einer auf twitter das behauptet ist das jetzt unverrückbar?
Ist das überhaupt ein Leak oder eine Schätzung und gibt es andere Leaks die das bestätigen?

Pat von STH spricht jedenfalls von über 500 Kernen für CWF. Das klingt zwar nicht als wenn er konkrete Infos hat, aber er hat normalerweise Zugang zu neuer Hardware prerelease und isst oft genug mit Intel-Engineers zu mittag so dass er die grobe Richtung kennen dürfte.
https://www.servethehome.com/intel-clearwater-forest-is-set-to-be-a-tech-breakthrough-server-chip/

Wo kommt die Größe überhaupt her? Ich lese da oben was von Granite Rapids. Wie kann man von Granite Rapids die Größe von Clearwater Forest ableiten?
Naja, der i/o DIE ist gleich und wir haben Fotos von CWF als Gelsinger den in die Kamera hielt. Da kann man schon in photoshop nachzählen.

[ryan]

Naja, der i/o DIE ist gleich und wir haben Fotos von CWF als Gelsinger den in die Kamera hielt. Da kann man schon in photoshop nachzählen.


Da waren sich die Leute nicht einmal einig, ob das überhaupt ein CWF gewesen ist. Auf dem was er hochhält, sieht man auch gar nicht die einzelnen tiles. Die CPU tiles selber sind komplett verdeckt mitsamt den ganzen Zwischenräumen wo nichts ist.

Mir ging es eher darum, wie man von Granite Rapids die Tile Größen für CWF ableitet, um auf 141mm² pro tile zu kommen.

[basix]

Pat von STH spricht jedenfalls von über 500 Kernen für CWF. Das klingt zwar nicht als wenn er konkrete Infos hat, aber er hat normalerweise Zugang zu neuer Hardware prerelease und isst oft genug mit Intel-Engineers zu mittag so dass er die grobe Richtung kennen dürfte.
https://www.servethehome.com/intel-clearwater-forest-is-set-to-be-a-tech-breakthrough-server-chip/

Text gelesen? 500+ Cores bezieht sich auf 1U-Server mit Sierra Forest = Dual-Socket. Oder kommt Clearwater Forest schon 2024? ;)
We are going to see 500+ cores per U in blade systems later in 2024.

[iamthebear]

Ein Base-Die von Clearwater-Forest hat 34mmx17mm = 564mm^2

Ein Compute-Tile von Clearwater-Forest hat 8,4mmx16,8mm = 141mm^2

Nehmen wir als Vergleich MTL her:
1 P Core 5.3mm²
1 E Core Block (4 Kerne inkl. L2) 6mm²
Das Ganze 6+8 Tile inkl. L3 sind 70mm²
Ein Tile mit 6*4 Crestmont und 18MB L3 wären dann um die 60mm²

Und nun sollen 24 der neuen E Cores in Intel 20A auf einmal 140mm² groß sein? Da stimmt doch offensichtlich etwas nicht.

Entweder:
a) Es sind 48 statt 24 Kerne ODER
b) Die Compute Tiles (und vermutlixh aich der Base Tile) sind deutlich kleiner ODER
c) Die neuen e Cores sind deutlich stärker und sind woe doie c Cores bei AMD nur auf Density getrimmte P Cores

[Zossel]

Kann mit kaum vorstellen dass das bei so großen Chipverbünden noch effizienter ist also klassisches power routing in den groberen metal layern, dann aber direkt von unten.

Die Vias brauchen Platz in den Verdrahtungslayern, und das auch noch in allen Verdrahtungslayern. Und man will wenig Induktivität in der Stromversorgung.