Diskussion zu: JEDEC spezifiziert GDDR7-Speicher in Größen von 2, 3, 4, 6 und 8 GB...

[Leonidas]

Link zur News:
https://www.3dcenter.org/news/jedec-spezifiziert-gddr7-speicher-groessen-von-2-3-4-6-und-8-gbyte-pro-speicherchip

[maximus_hertus]

Das könnte imo so am Ende aussehen:

5050 - GB207 - 96 Bit - 6 GB - 199 USD
5050 Ti - GB206 - 128 Bit - 8 GB - 279-299 USD
5060 - GB206 - 128 Bit - 12 GB - 329-349 USD (quasi eine 50 Ti aber mit 12 statt 8 GB)
5060 Ti - GB206 - 128 Bit - 12 GB - 449-499 USD
5070 - GB205 - 192 Bit - 12 GB - 599-699 USD
5070 Ti - GB205 - 192 Bit - 16 GB - 799-899 USD
5080 - GB203 - 256 Bit - 16 GB - 1199 USD
5090 - GB202 - 384 Bit - 24 GB - 1999 USD


Die 5060 und 5060 Ti würden auf die 24 Gbit Chips setzen, die anderne Karten bleiben bei den klassischen 16 Gbit.

Die 5060 Ti sollte imo etwas oberhalb der Vanilla 4070 raus kommen und Energieffizienter sein.

[Platos]

Allerdings ist es nicht sicher, ob es eine 5050(Ti) geben wird.

Gibt ja jetzt auch keine 4050 (am desktop).

[Orko]

PAM3-Datenübertragung (drei Bits per Takt und Pin)
PAM4-Datenübertragung (vier Bits per Takt und Pin)

Im Detail:

PAM4 = 4 Amplitudenstufen
= 2 Bits pro Takt und Pin @ SDR
= 4 Bits pro Takt und Pin @ DDR
= 8 Bits pro Takt und Pin @ QDR

PAM3 = 3 Amplitudenstufen = (rechnerisch) 1.5849 Bits pro Takt und Pin
= (üblicherweise) 3 Bits codiert in 2 Takten pro Pin @ SDR
= (üblicherweise) 3 Bits pro Takt pro Pin @ DDR
= (üblicherweise) 6 Bits pro Takt pro Pin @ QDR

[Milchkanne]

PAM3 = 3 Amplitudenstufen = (rechnerisch) 1.5849 Bits pro Takt und Pin
= (üblicherweise) 3 Bits codiert in 2 Takten pro Pin @ SDR
= (üblicherweise) 3 Bits pro Takt pro Pin @ DDR
= (üblicherweise) 6 Bits pro Takt pro Pin @ QDR

Die übertragen Daten im 176 Symbole im Burst über 11 Datenleitungen mit 256 Bit an Nutzdaten, der Rest geht für CRC drauf. Also effektiv 1.45 Bits pro Pin und Symbol. Ich bin gespannt, was wir dann für Speicherinterfaces bekommen. Die müssten ja entweder Krumme Zahlen bekommen, oder Breiter werden um aus PAM3 Performance rausholen zu können...

[Gast]

Kann über Breite der Speicheranbindung regeln und wird auch nicht erst seit gestern gemacht.
Einzig NVidia wäre in der Position, 'krumme' Speichergrößen einzuführen. Und ich bezweifle Interesse daran. Selbst im besten Fall exklusiv.