Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: News des 8./9. März 2025
Leonidas
2025-03-10, 10:11:43
Link zur News:
https://www.3dcenter.org/news/news-des-89-maerz-2025
Iscaran
2025-03-10, 11:09:50
Eine 9060 oder 9050 mit ~x2 Performance einer RX6600 für ~<300€ nehm ich gern an.
Aber hoffentlich hat die Karte dann nicht 8 GB VRAM, mind. 12 wären hier sinnvoll. Wenn das wegen SI nicht geht, dann "müssen" es halt 16 GB sein.
Aber zumindest ist hiermit schon der Beweis dafür angetreten, dass äußererer Druck auf China in aller Regel genau zum Gegenteil der vorherigen westlichen Annahme führt: Man hat nicht Chinas Weg zur eigenen Halbleiterfertigung (auf Welt-Niveau) verhindert, sondern diesem sogar zusätzlichen Elan mitgegeben.
Hm, also ich glaube, es ging nie darum, China komplett zu stoppen, sondern einfach den Aufbau ihrer Industrie zu verlangsamen, um eben selbst noch handeln zu können.
Eine 9060 oder 9050 mit ~x2 Performance einer RX6600 für ~<300€ nehm ich gern an.
Aber hoffentlich hat die Karte dann nicht 8 GB VRAM, mind. 12 wären hier sinnvoll. Wenn das wegen SI nicht geht, dann "müssen" es halt 16 GB sein.
Die Performance schafft vielleicht eine 9060XT, aber keine "normale". Und die wird sicher teurer als 300€ (vermutlich sogar als 400€).
Bezüglich ZEN6 und Cache-Chiplet: Wäre es nicht sinnvoll, ein Cache-Chiplet so zu gestalten, dass beide CCDs drauf passen? Es muss ja nicht im gesamten Bereich tatsächlich Logik verbaut sein, man könnte da ja auch gewisse Bereiche "tot" lassen, also ohne Schaltungen, rein als Träger. Oder man packt den IO Die mit rein, wenn man noch Schaltungen braucht. Den könnte man ja 1:1 übernehmen. Dann gibt's den für non X3D als separaten Chip und beim X3D ist der halt im Base Chiplet mit dem Cache zusammen drin.
Kann mir jemand mal mit dem Floorplan von Zen 5/5c (5c ist ca. 25 % kleiner als 5) CCDs im Hinterkopf erklären, wie bei einem Zen 6c da die vierfache Menge L3-SRAM aufs CCD passen soll? Gerade im Hinblick auf "SRAM skaliert nicht mehr in der Fläche mit neueren EUV-Prozessen"?
https://www.techpowerup.com/img/o8fTKzZg4LzwrEPN.jpg
Obvision
2025-03-10, 12:10:09
Eventuell gabs da einen Durchbruch in der Packdichte des SRAMs
Ich denke dabei an RDNA4, wo sich auch gewundert wird, wie die Transistordichte so massiv hochgeschraubt werden konnte
Bezüglich ZEN6 und Cache-Chiplet: Wäre es nicht sinnvoll, ein Cache-Chiplet so zu gestalten, dass beide CCDs drauf passen? Es muss ja nicht im gesamten Bereich tatsächlich Logik verbaut sein, man könnte da ja auch gewisse Bereiche "tot" lassen, also ohne Schaltungen, rein als Träger.
Geht nur wenn man wieder zurück geht auf die Bauform mit Cache über dem Logic-DIE, nicht wie jetzt neu den Cache unterhalb.
Felger
2025-03-10, 13:07:29
Eine 9070XT schafft es mit knapp 27% mehr "Hardware" gerade mal 13% höheren 4k Index zuerreichen. Bei der 9700XTX reichen 14% mehr Hardware Leistung (CU und gemittelte Frequenz) zu 19% Vorsprung zur 7900XT (4K-Index) An TDP Differenz kann esauch nicht liegen, die ist mit 36% schon höher als die der Vorgängergeneration.
Das sollte AMD sich unbedingt ansehen. Vielleicht fehlts an Bandbreite zum RAM
Böse Zungen würden behaupten es sind nur 60CUs aktiv
Κριός
2025-03-10, 13:22:49
TechPowerUp berichten über die erste EUV-Chipmaschine aus China – welche somit dazu ansetzt, sowohl das faktische EUV-Monopol von ASML aufzubrechen, als auch die US-Sanktionsstrategie gegenüber China ad absurdum zu führen. Natürlich muss sich die chinesische Chipfertigungs-Maschine seitens Huawei erst noch in der Praxis beweisen, Hersteller-Angaben hierzu sind immer nur die eine Seite der Medaille. Aber zumindest ist hiermit schon der Beweis dafür angetreten, dass äußererer Druck auf China in aller Regel genau zum Gegenteil der vorherigen westlichen Annahme führt: Man hat nicht Chinas Weg zur eigenen Halbleiterfertigung (auf Welt-Niveau) verhindert, sondern diesem sogar zusätzlichen Elan mitgegeben. Dies trifft sogar unabhängig davon zu, ob sich diese konkrete EUV-Maschine von Huawei bereits als nutzbar erweist oder nicht. Denn ohne den äußeren Druck (und damit inneren Zwang) wäre es unwahrscheinlich, dass China jemals eine solche Fertigungsanlagen-Entwicklung in dieser (relativ) kurzen Zeit hätte hinlegen können.
Bevor man anfängt die Geschichten zu kommentieren, sollte man erst einmal sicherstellen das es nicht wieder eine solche Luftnummer ist wie die "7nm" die Huawei angeblich erreicht haben sollte und es am Ende völlig unbrauchbare Chips zu horrenden Preisen wurden. Und EUV heißt auch nicht erstmal <7nm.
Nicht nur ASML hält derzeit das Monopol für Elite Chiptechnologie, sondern auch deren Lieferanten. Meines wissens nach ist ASML z.B. auf Zeiss Linsen angewiesen, da es weltweit sonst niemanden gibt, der auf diesem Level herstellen kann. Das sind Lieferketten die China nicht mal eben so nachholen kann.
Vor 2 oder 3 Jahren gab es ja auch die "Horrorstory" das sich ASML Geräte in chinesischer Hand befinden und sie die Technologie kopieren könnten. Es waren dann am Ende 90nm Geräte. Will sagen: China behauptet viel. Sie forschen seit 35 Jahren an moderner Triebwerkstechnologie und müssen heute noch russische Technik importieren. Und russische Triebwerkstechnik ist lange nicht mehr technologieführend.
Geht nur wenn man wieder zurück geht auf die Bauform mit Cache über dem Logic-DIE, nicht wie jetzt neu den Cache unterhalb.
Wieso? Genau das "drunter" packen sollte ja hier ein Vorteil sein. Man muss halt die pins der Chiplets teilweise durchkontaktieren, aber neben den CCDs kann man Teile ja ohne Schaltungen lassen (vorausgesetzt, das bringt etwas hinsichtlich Kosten, sonst macht das keinen Sinn).
Nicht nur ASML hält derzeit das Monopol für Elite Chiptechnologie, sondern auch deren Lieferanten. Meines wissens nach ist ASML z.B. auf Zeiss Linsen angewiesen, da es weltweit sonst niemanden gibt, der auf diesem Level herstellen kann. Das sind Lieferketten die China nicht mal eben so nachholen kann.
Das ist korrekt, ASML nutzt Zeiss Linsen. Aber soweit ich weiß, gibt es kein Verkaufsverbot für Zeiss Linsen nach China. Entsprechend könnten die auch ihre Linsen bei Zeiss kaufen. Und wenn sie schnell genug im Einkauf sind und eine ausreichende Stückzahl frühzeitig erworben haben, würden auch kommende Sanktionen nichts mehr bringen, weil die Linsen schon in China sind.
Leonidas
2025-03-10, 13:33:34
Will sagen: China behauptet viel.
Da hast Du wohl Recht.
Nur zu Gast
2025-03-10, 13:46:16
Kann mir jemand mal mit dem Floorplan von Zen 5/5c (5c ist ca. 25 % kleiner als 5) CCDs im Hinterkopf erklären, wie bei einem Zen 6c da die vierfache Menge L3-SRAM aufs CCD passen soll? Gerade im Hinblick auf "SRAM skaliert nicht mehr in der Fläche mit neueren EUV-Prozessen"?
https://www.techpowerup.com/img/o8fTKzZg4LzwrEPN.jpg
Das ist insgesamt tatsächlich ein ganzer Brocken mehr, aber zwei Ansätze wie das zustande käme hätte ich vielleicht.
1.) SRAM != SRAM. Es gibt in jedem Prozess Bitzellen mit verschiedener Packdichte. Der Tradeoff ist meist höhere Packdichte == weniger Geschwindigkeit. Wenn man, aus welchem Grund auch immer, mit langsamerem L3 zurechtkommt, wäre eine größere Menge wahrscheinlich recht leicht zu machen. Vielleicht kann man z.B. langsameren L3 durch etwas schnelleren / größeren L2 kompensieren?
2.) Größeres CCD. Der richtig dicke Cache (128 MB) käme ja nur für das Server-CCD mit vielen "kleinen" Kernen. Je nachdem wieviel Luft man wegen Abführ der Wärme und Platz für Pins am Sockel zwischen den CCDs lassen muss, wäre es denkbar, die einzelnen CCDs deutlich größer zu machen ohne den Sockel gegenüber der "normalen" Variante zu ändern.
Große CCDs will man eigentlich des Yields (und damit der Kosten) wegen nicht. Im Serverbereich ist eventuell genug Luft, dass sich das trotzdem rentiert.
Um den Yield etwas zu retten könnte man auch einzelne CPU Kerne oder Cache Blöcke wie bei GPUs deaktivieren und Salvage CPUs daraus erstellen. Und bei großen Mengen SRAM ist es üblich, dass einzelne Zeilen im Speicher durch vorgehaltene Reserve ersetzt werden können. Damit könnte es trotz Fertigungsdefekt noch eine CPU im Vollausbau werden. Bleibt noch der Verschnitt am Rande der Wafer...
Wann kommen die passenden AM6 Boards?
Exxtreme
2025-03-10, 15:10:45
Wann kommen die passenden AM6 Boards?
Für Zen7? Zen6 wird in AM5-Boards laufen.
Wieso? Genau das "drunter" packen sollte ja hier ein Vorteil sein.
Das untere Chiplet kann nicht das kleinere sein.
Das untere Chiplet kann nicht das kleinere sein.
Ja, deshalb kann man da ja auch Bereiche ohne Schaltungen rein packen, wie ich schon geschrieben hatte. 128MB Cache, IO-Die, Durchkontaktierungen und den Rest dann ohne Schaltungen.
Ja, deshalb kann man da ja auch Bereiche ohne Schaltungen rein packen, wie ich schon geschrieben hatte. 128MB Cache, IO-Die, Durchkontaktierungen und den Rest dann ohne Schaltungen.
Das wäre dann aber eine ziemliche Verschwendung.
Also wenn ich vom Dieshot grob die Flächen rechne, komme ich auf den Faktor 57x an Platz von 32 MB L3 vs. 0,5 MB L2, das skaliert also fast überhaupt nicht mit der Größe.
Der L2 hat hingegen (Messungen mit AIDA64, https://hothardware.com/reviews/amd-ryzen-5-9600x-and-ryzen-7-9700x-cpu-review?page=2) 75 % Read, 30 % Write und 75 % Copy mehr Durchsatz als der L3. Damit ist der L3 schon deutlich langsamer als der L2 und kann trotzdem nicht wirklich dichter gepackt werden.
Wer weiß, vielleicht lohnt sich der 3D-Cache bald schon für die meisten CPUs, wenn der Cache weiter nicht groß schrumpfen kann.
Das wäre dann aber eine ziemliche Verschwendung.
Kommt drauf an, wie viel toter Raum anfällt. Ein bisschen toten Raum hat man oft (Rand oder Geometrie bedingt), es darf halt nicht zu viel sein. Ist halt auch eine Kostenfrage. Eine Basis, auf der beide Chiplets gestapelt werden bringt den Vorteil, dass beide Chiplets einen gemeinsamen Cache nutzen können, das wäre schon ein großer Vorteil. Man kann dann natürlich auch den Cache maximieren, vielleicht machen auch 192MB Sinn, weil die rein passen.
Eine Basis, auf der beide Chiplets gestapelt werden bringt den Vorteil, dass beide Chiplets einen gemeinsamen Cache nutzen können, das wäre schon ein großer Vorteil.
Jetzt verstehe ich erst was du willst, du willst ein Cache-DIE auf den beide CCDs gestapelt werden.
Das wäre sicher denkbar, damit wäre der Cache-DIE aber deutlich größer und damit teurer.
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