Neuer Celeron mit Prescott-Kern in 90nm-Fertigung...

[Celeron]

Computerbase.de berichtet heute von neuen Celeron Sockel 775 mit Prescott-Kern in 90nm-Fertigung und 256kB Level 2-Cache im Jahr 2004 !

http://www.computerbase.de/news.php?id=5544

;D

Celeron

[Habib]

naja wieviel cache hat dann der normale prescott ??

[Hamster]

1mb

[GloomY]

Original geschrieben von Hamster
1mb 1 MB L2 Cache, 16 kB L1-D Cache und 16000 µOps als L1-I Cache.

[Hamster]

Original geschrieben von GloomY
1 MB L2 Cache, 16 kB L1-D Cache und 16000 µOps als L1-I Cache.

mal wieder mehr information als benötigt :D


gefragt war ja nur der l2 cache .....



aber dennoch, vollständigkeit MUSS sein ;)

[Börk]

Original geschrieben von Hamster
mal wieder mehr information als benötigt :D


gefragt war ja nur der l2 cache .....



aber dennoch, vollständigkeit MUSS sein ;)
nö, er hat gefragt wieviel cache und nicht wieviel level2 cache.
Bzw. finde ich es eine gute Idee endlich auf 256kb zu gehen. Das hätten sie schon beim ersten P4 Celli so machen sollen. Damit dürfte der Celeron performance technisch zwischen dem Willamett und dem Northwood liegen, je nachdem wieviel der verbesserte lvl1 cache bringt...

[Hamster]

das bezog sich aber direkt auf den l2 cache vom celeron.


das die anderen caches (aller voraussicht nach) identisch sind, davon kann man ausgehen...

[BlackBirdSR]

Original geschrieben von GloomY
1 MB L2 Cache, 16 kB L1-D Cache und 16000 µOps als L1-I Cache.
na, kleine Wette gefällig ob so ein Celerott auf die Performance eines Williamatte kommt? ;)

[mapel110]

Original geschrieben von BlackBirdSR
na, kleine Wette gefällig ob so ein Celerott auf die Performance eines Williamatte kommt? ;)

hm, wenn der celerott mit 3 ghz kommt, wirds verdammt eng für den p4 willi mit 2 ghz :D

[Habib]

ne ich meinte schon den l2 cache, weil das ist dann wieder kacke, warum können die doofs von intel nicht die alten zeiten wieder beleben und den celeron die hälfte cache des normalen produkts geben und nicht ein viertel. ein viertel ist so dermaßen beschnitten, daß man gar nix gscheids damit anfangen kann

[GloomY]

Original geschrieben von BlackBirdSR
na, kleine Wette gefällig ob so ein Celerott auf die Performance eines Williamatte kommt? ;) Wenn Intel nicht wieder an der Assotiativität des L2 rummacht, gehe ich davon aus, dass der neue Celeron den Williamette bei gleichem Takt platt macht.

Das kommt dann natürlich auch auf den verwendeten FSB an, aber beim Celeron wurde in der Vergangenheit ja auch immer der FSB (künstlich) niedrig gehalten. Daher müsste man so einen Vergleich durchaus machen können :)

[Muh-sagt-die-Kuh]

Original geschrieben von GloomY
Wenn Intel nicht wieder an der Assotiativität des L2 rummacht, gehe ich davon aus, dass der neue Celeron den Williamette bei gleichem Takt platt macht.
Du kannst Gift drauf nehmen, dass sie genau das wieder machen werden....wenn sich nix grossartiges an der Art der Cache Abschaltung ändert wird der Prescott-Celeron wieder nur mit einem 2-fach assoziativem L2 Cache dastehen (den übrigens auch der Northwood-Celeron hat...was ihm bei gleichem Takt schlechter als einen Willamette-Celeron mit 4-facher Assoziativität macht).

[Muh-sagt-die-Kuh]

Original geschrieben von Habib
ne ich meinte schon den l2 cache, weil das ist dann wieder kacke, warum können die doofs von intel nicht die alten zeiten wieder beleben und den celeron die hälfte cache des normalen produkts geben und nicht ein viertel. ein viertel ist so dermaßen beschnitten, daß man gar nix gscheids damit anfangen kann Die Mendocino Celerons hatten auch nur 1/4 des P2 Caches....waren aber trotzdem bei gleichem Takt und FSB durchschnittlich genauso schnell wie diese :D

[GloomY]

Original geschrieben von Muh-sagt-die-Kuh
Du kannst Gift drauf nehmen, dass sie genau das wieder machen werden....wenn sich nix grossartiges an der Art der Cache Abschaltung ändert wird der Prescott-Celeron wieder nur mit einem 2-fach assoziativem L2 Cache dastehen:(
Immerhin hat sich die Abhängigkeit der Prozessorperformance vom L2 Cache beim Prescott durch den vergrößerten L1 D-Cache etwas verringert, dieser spielt aber immer noch eine wichtige Rolle.

Die Kollisionsrate dürfte imho glücklicherweise mit der Größe der Caches abnehmen (mehr Lines, dadurch pro Line einen kleineren Adressbereich). Allerdings nimmt natürlich die Hauptspeichermenge auch immer wieder zu, so dass sich das wieder ausgleicht (das Verhältnis der Cache-/ RAM-Größe ist seit Jahren konstant bei etwa 1000).
Original geschrieben von Muh-sagt-die-Kuh
(den übrigens auch der Northwood-Celeron hat...was ihm bei gleichem Takt schlechter als einen Willamette-Celeron mit 4-facher Assoziativität macht). Hmm, hat der Willi nicht einen 8-fach assotiativen L2?

btw: Mal schauen, wie es AMD beim Thorton macht. Dass man mit dem deaktivieren vom Cache Lines die Assotiativität verringern kann, ist nur dann möglich, wenn sich die bezüglich der Adresse zueinander gehörigen Cache Lines in unterschiedlichen Blöcken befinden und man einen oder mehrere davon ausschaltet. Ordnet man die Lines aber von vorne herein nebeneinander an, muss man beim Abschalten nur den Adressbereich für jeden Block neu zuordnen. Die Assotiativität geht dann nicht verloren.

[Desti]

Vielleicht gibts ja auch weniger L1 Cache :D , denn ich gehe mal davon aus, dass bei dem Größenunterschied des DIEs Intel diesmal den Prescott Celeron extra fertigt.

[Hamster]

Original geschrieben von Desti
Vielleicht gibts ja auch weniger L1 Cache :D , denn ich gehe mal davon aus, dass bei dem Größenunterschied des DIEs Intel diesmal den Prescott Celeron extra fertigt.


dann wäre aber der ursprüngliche sinn des celerons hin... (funktionsfähige aussschussware noch mit gewinn zu verkaufen)

[Desti]

Original geschrieben von Hamster
dann wäre aber der ursprüngliche sinn des celerons hin... (funktionsfähige aussschussware noch mit gewinn zu verkaufen)

Die kann man ja noch zusätzlich dabeimischen.

[Muh-sagt-die-Kuh]

Original geschrieben von GloomY

Hmm, hat der Willi nicht einen 8-fach assotiativen L2?Ja, bei 256kb schon...bei 128kb ist sie dann entsprechend nur noch 4-fach.btw: Mal schauen, wie es AMD beim Thorton macht. Dass man mit dem deaktivieren vom Cache Lines die Assotiativität verringern kann, ist nur dann möglich, wenn sich die bezüglich der Adresse zueinander gehörigen Cache Lines in unterschiedlichen Blöcken befinden und man einen oder mehrere davon ausschaltet. Ordnet man die Lines aber von vorne herein nebeneinander an, muss man beim Abschalten nur den Adressbereich für jeden Block neu zuordnen. Die Assotiativität geht dann nicht verloren. Schaun mer mal ;)

[BlackBirdSR]

Original geschrieben von Desti
Vielleicht gibts ja auch weniger L1 Cache :D , denn ich gehe mal davon aus, dass bei dem Größenunterschied des DIEs Intel diesmal den Prescott Celeron extra fertigt.
ein EIngriff in den L1 Cache ist doch ein herber Schritt für einen Celeron.

Zudem ist der Prescott mit seinen 109mm^2 oder so um den Dreh, kaum eine große Belastung für die 300mm Wafer. Da kann man schon ein Paar Celerons abzweigen.

PS: kann jemand die DIE Size von 83mm^2 für Banias bestätigen? das klingt sehr wenig für die ca 77Mio Transen. Das Teil muss echt sehr dicht gepackt sein.

[LOCHFRASS]

Original geschrieben von BlackBirdSR
PS: kann jemand die DIE Size von 83mm^2 für Banias bestätigen? das klingt sehr wenig für die ca 77Mio Transen. Das Teil muss echt sehr dicht gepackt sein.

Wird wohl stimmen, der Tualatin z.B. hat ja fast 50M Transistoren auf 80mm².

[Habib]

jetzt würde mich nur noch intressieren ob der celeron ht erhalten soll oder nicht, weil für office anwendungen würde ihn das ja was bringen oder irre ich mich da ?

[Muh-sagt-die-Kuh]

Original geschrieben von Habib
jetzt würde mich nur noch intressieren ob der celeron ht erhalten soll oder nicht, weil für office anwendungen würde ihn das ja was bringen oder irre ich mich da ? HT mit 128 oder 256 kb L2 Cache? Das ist dann eher eine Leistungsbremse als ein Leistungsgewinn....die 512 kb L2 eines Northwood sehe ich als absolutes Minimum für sinnvollen Einsatz von HT an.

[Desti]

Original geschrieben von Muh-sagt-die-Kuh
HT mit 128 oder 256 kb L2 Cache? Das ist dann eher eine Leistungsbremse als ein Leistungsgewinn....die 512 kb L2 eines Northwood sehe ich als absolutes Minimum für sinnvollen Einsatz von HT an.

Es muss ja nicht sinnvoll sein, hauptsache man hat tolle Wörter die man groß auf ins Werbeprospekt drucken kann.

[Habib]

naja die firma intel sollte halt lieber den doofen l2 cache auf 512 anheben, dann hätte man vom celeron beim spielen auch was.

aber leider dürfte bis dahin der doofe northwood noch im programm sein, und wenn man den celeron 512 geben würde, dann dürfte er evtl besser als ein northwood sein und das geht ja irgendwie firmenpolitisch ned ganz.

ich glaube das intel den l2 cache schon beim jetztigen celeron auf 256 kb anheben könnte, aber der willamete ist ja noch da und da hätten wir ja selbiges problem

[Zool]

Prescott Celeron wird wohl 256kb 2nd level Cache haben, aber HT werden sie bei Intel bestimmt deaktivieren. Und natürlich werden sie mit FSB200 auch ein wenig zurückhaltend sein und den Celi mit nur 100/133FSB ausliefern. Zum Übertakten bleibt aber meiner Meinung genung Spielraum

[Habib]

jo, übertaktungsfreudig dürfte er wohl sein, wobei er nur im übertakten zustand konkurenzfähig sein dürfte

[Celeron]

das ein Celeron mit etwa 3,6 GHz übertaktungsfreudig sein dürfte (Prescott-Kern in 90nm-Fertigung) bei der hohen Taktung ?

;D

Celeron