NV40 taped out!

[Gast]

http://www.beyond3d.com/forum/viewtopic.php?t=7302

zumindest wenn der Threadstarter recht hat.

[LovesuckZ]

Uttar kann man schon vertrauen.
Trotzdem sollte der Thread besser ins Spek. - Forum.

[Aquaschaf]

Vor Januar rechne ich aber nicht damit, dass man die Karte kaufen kann.
Meine nächste Investition wird ja sowieso erst NV45 oder R500 :)

[LovesuckZ]

Original geschrieben von Aquaschaf
Vor Januar rechne ich aber nicht damit, dass man die Karte kaufen kann.


Hm, wenn mitte Juli stimmen sollte, koennte man ein paar Karten schon zu Weihnachten im US Markt haben.
Erste NV35 Karten sind auch Anfang - Mitte Juni im US Markt aufgetaucht.

[Gast]

hast Recht, hab ich nicht bedacht mit dem Speku Forum.
Kann vielleicht jemand das mal dahinschieben?

Was den NV40 angeht, so scheint zumindest der Launch noch dieses Jahr zu erfolgen und laut Uttar wird der NV38 Launch früher sein als er gedacht hat.
http://www.notforidiots.com/GPURW.php

[Aquaschaf]

Ja ok, ich dachte eher an Verfügbarkeit hierzulande ;)

[mapel110]

schön schön, dann geht das high end rennen die nächsten tage richtig los.

erst wohl nv38 (august?), dann r360(august?), dann nv40 launch(november?) und dann r420(november?) launch
da gibts für die reviewers wieder massig arbeit. =)

allerdings heissts wohl, dass meine 9800er spotbillig wird ;(

[BlueRaven]

mein geld liegt schon bereit für die nächste Karte und werde mal gucken was ich mir so leisten werde.



MFG
BlueRaven

[betasilie]

Also imo könnte der NV40 ATI wirklich Probleme machen.
Bin mal gespannt, ob der NV40 meinen Erwartungen entspricht.

[LovesuckZ]

Original geschrieben von mapel110
erst wohl nv38 (august)

Vielleicht schon zur Quakecon, da Uttar gesagt hat, dass die Karte VIEL früher als erwartet kommen würde.


allerdings heissts wohl, dass meine 9800er spotbillig wird ;(

Das ist der Vortei meiner 5800 -> sie wird imemr Kultstatus besitzen :)

[ShadowXX]

Wenn nv beim NV40 schon wieder nix am AA gemacht hat, kann er von mir aus doppelt so schnell wie irgendein Konkurenzchip sein, kaufen würde ich ihn dann nicht....

Der NV40 ist nur interessant wenn:
TRI-TMU's & min. bis 6xMSAA (oder vergleichbares...mag kein SSAA).

....gilt allerdings auch für ATI...die haben allerdings zumindest schon mal das AA....

J.S.Shadow

P.S:
vor Januar'04 wird man das Ding in Germany bestimmt nicht bekommen (ausser Direktimport..)

[Gast]

für ATI gilt es erstmal am AF zu arbeiten.

[Gast]

Meine Kristallkugel sagt, Half-Life 2, Doom 3, und von ATi und nVidia jeweils eine neue Oberklasse-Karte, noch in diesem Jahr! :)

[ShadowXX]

Original von Gast:
für ATI gilt es erstmal am AF zu arbeiten.


Da hast du Recht...wenn allerdings nv und ati beim nv40/r420 Tri-TMU's verwenden fällt bei beiden zumindest schon mal weg, das Sie Teile des Bildes nur Bilinear behandeln.....

J.S.Shadow

[mapel110]

Original geschrieben von ShadowXX
Da hast du Recht...wenn allerdings nv und ati beim nv40/r420 Tri-TMU's verwenden fällt bei beiden zumindest schon mal weg, das Sie Teile des Bildes nur Bilinear behandeln.....

J.S.Shadow

auch tri TMUs können bilinear filtern, nur der performancegewinn dadurch geht wohl gegen null.

[Demirug]

Original geschrieben von mapel110
auch tri TMUs können bilinear filtern, nur der performancegewinn dadurch geht wohl gegen null.

Ausser wenn die Bandbreite nicht mehr reicht dann kann es auch mehr werden.

[ShadowXX]

Weshalb es wohl kaum eingesetzt werden würde....(das war, was ich damit ausdrücken wollte...)

J.S.Shadow

[seahawk]

Dann wird es wohl nächstes Frühjahr spannend.

Also wird wohl meine 9700pro im Februar/März sich verabschieden...

Wenn NV und ATI beide sich an 30 Tage von Präsentation bis Verfügbarkeit halten, dann wäre es imo ein echter Gewinn für die Kunden.

Ich vermute mal, dass NV38 und R360 noch nach der Verfügbarkeit der Nachfolger im Programm bleiben. Preise dürften für NV40 + R420 bestimmt bei 800 Euro liegen.

[Ailuros]

Obwohl ich bezweifle dass NV40 nicht mal nahe die Probleme des NV30 haben koennte beim tape out, interessiert es mich mehr ob alles nach Plan mit NV40 gelaufen ist, ergo ob es ein 100% erfolgreicher tape out war. Wenn's von jetzt ab zu still fuer die naechsten Monate wird, dann bitte nicht den schwarzen Geier...errrm Kater erschiessen.

Verfuegbarkeit Q1 2004 ist die beste Wette.

[RyoHazuki]

meine FX5900 muss jetzt mal bis zur nächsten S3 oder Matrox karte durchhalten !

So lange wird sie gepusht *gg*

an was ich schon wieder alles denke, das ist schon halbert krank...

[Ailuros]

Ich hab mich mit Matrox schon lange nicht mehr beschaeftigt..haben die wirklich was unter Entwicklung? Ich dachte dass finanzielle Probleme nicht all zu viel R&D erlauben.

[mapel110]

nö, die letzten gerüchte über parhelia2 sind schon sehr alt. es hiess ja, dass der chip eine enttäusschung gewesen sei. dürfte also wohl eingestampft sein.
und wenn man sich die matroxtreiber anschaut, dann legen sie nicht so grossen wert auf spieleperformance. lässt schliessen, dass sie vorerst nicht planen, wieder ins gamer segment zu kommen.

aber hast du vielleicht mal wieder nen infohappen betreffs powervr ? :)

[Demirug]

mapel aus kristof ist im Moment nichts heraus zu bekommen und Versuche in unter den Tisch zu saufen sind bisher immer gescheitert weil er einfach nur Cola bestellt.

[Ailuros]

aber hast du vielleicht mal wieder nen infohappen betreffs powervr ?

Du fragen, ich spekulieren...wie klingt das? :D

mapel aus kristof ist im Moment nichts heraus zu bekommen und Versuche in unter den Tisch zu saufen sind bisher immer gescheitert weil er einfach nur Cola bestellt.

Na ja mit der Cola-Bestechung bin ich wenigstens zu einem Interview gekommen LOL
;D

Der Thread ist uebrigens ueber NV40, also diesmal bin ich nicht persoenlich wie irgendwelche Thema-Abweichungen verantworlich ;)

So und jetzt mal zu meinen persoenlichen Spekulationen:

=/>550MHz
=/>800MHz DDR II
8 Pixel pro Takt
PS/VS3.0
PPP

Zur Busbreite sag ich momentan mit Absicht noch nichts ;)

[Gast]

wieso?
wird wohl 256 Bit sein.

[MadManniMan]

Original geschrieben von Ailuros
=/>550MHz
=/>800MHz DDR II
8 Pixel pro Takt
PS/VS3.0
PPP


:|

[Ailuros]

Original geschrieben von Gast
wieso?
wird wohl 256 Bit sein.

Hab auch nicht das Gegenteil behauptet. Scharf nachdenken was man da noch aendern koennte :P

[Ailuros]

Original geschrieben von MadManniMan
:|

Alles deutet danach. Wieso auch nicht?

[Razor]

Original geschrieben von Ailuros
Alles deutet danach. Wieso auch nicht?
Was, ALLES ?
???

PowerVR war (wie damals) mit dem Kyro's nur eine Eintagsfliege.
Die haben ihre Finger derzeit im Mobil-Business und das war's auch schon...
Da kommt nix mehr von denen... erst wenn wieder 2-3 Jahre um sin (huch, dann ist es ja bald wieder soweit ;-)

Wie dem auch sei... ja Du hast es richtig erkannt, hier geht's um den NV40 !
:D

Razor

P.S.: Mannilein wollte bestimmt nur wissen, was "PPP" ist...

[BlueRaven]

Ich wurde sagen das der NV40 512bit haben wird.




Cö
BlueRaven

[StefanV]

Original geschrieben von MadManniMan
:|

Pixel Primitive Processor (oder so ähnlich).

Ist so eine Art 'CPU' für Geometrie(kompression) a la Displacemapping und n-Patches, nur a bisserl 'schlagkräftiger' und nicht so 'steif' ;)

[Demirug]

eher oder so ähnlich

Programable Primitive Processor

Das Displacemapping macht der PPP aber nicht aleine. Dort werden nur die Texturekorrdinaten für das Sample bestimmt. Das Ausslesen der Texture und verrechnen des Displacement macht dann der Vertexshader.

N-Patch stimmt natürlich so wie jede andere Art von HOS auch.

[MadManniMan]

Thx Demi und SP! Genau DAS wollte ich wissen.
Im übrigen hätte das Ding mit diesen Specs und gar 128bit RAM locker die Speedkrone.

[Demirug]

Original geschrieben von BlueRaven
Ich wurde sagen das der NV40 512bit haben wird.




Cö
BlueRaven

Dann müsste das Topmodel mit mindestens 512 MB Speicher kommen.

[BlueRaven]

wir kennen doch Nvidia die übertreiben doch bei jeder sache und ich kann mir sehr gut 512MB bei den Ultra modellen vorstellen mit PCI Express u.s.w




MFG
BlueRaven

[Börk]

Original geschrieben von BlueRaven
Ich wurde sagen das der NV40 512bit haben wird.




Cö
BlueRaven
halte ich für unwarscheinlich. Da den heutigen Chips mehr Bandbreite einfach nicht bringen wird, da zumeist die Füllrate limitiert. Weiterhin kostet ein 512Bit DDR Interface einfach noch viel zu viel.
Bzw. theoretisch ist ein 256Bit DDR Interface ja ein 512Bit Interface ;)

P.S.: Ailuros, glaubst du wirklich an 800Mhz DDR2 Ram? Das halte ich doch für sehr unwarscheinlich. Ich tendiere da eher zu 600 Mhz max 700 Mhz..

[Demirug]

Original geschrieben von burk23
P.S.: Ailuros, glaubst du wirklich an 800Mhz DDR2 Ram? Das halte ich doch für sehr unwarscheinlich. Ich tendiere da eher zu 600 Mhz max 700 Mhz..

Das ist nicht unbedingt eine Frage des Glaubens. Wenn DDR-II Speicher beutzt wird gibt es dann auch ein Model mit 800 MHz Speicher.

[LovesuckZ]

Original geschrieben von burk23
halte ich für unwarscheinlich. Da den heutigen Chips mehr Bandbreite einfach nicht bringen wird, da zumeist die Füllrate limitiert. Weiterhin kostet ein 512Bit DDR Interface einfach noch viel zu viel.
Bzw. theoretisch ist ein 256Bit DDR Interface ja ein 512Bit Interface ;)


Bei einem 8x2 oder 12x1 Design sollte eher die Bandbreite als die Fillrate limitieren.
Ausserdem dürfst nicht vergessen, dass der NV40 wohl erstmal nur als High End Modell auf dem markt kommt. Und da koennte sich ein 512BIT Speicherinterface auch preislich lohnen.

[loewe]

Original geschrieben von Ailuros
So und jetzt mal zu meinen persoenlichen Spekulationen:

=/>550MHz
=/>800MHz DDR II
8 Pixel pro Takt
PS/VS3.0
PPP

Zur Busbreite sag ich momentan mit Absicht noch nichts ;)

EDIT
Huch da habe ich Ailuros ja richtig mistverstanden! :)
Ich dachte er äußert sich hier zu Serie 5 mit seiner Schätzung! *g*


1. Ich glaube nicht an 500 MHz GPU, das ist zu viel. Ist aber wirklich eher eine Frage des Glaubens. Sie werden sicher nehmen was sie kriegen können.

2. Auch wenn Serie 5 highend werden soll, werden sie sich bemühen weiterhin effektiv zu bleiben und nicht um jeden Preis ein Monster entwickeln.
Ich kann mir gut weiterhin preiswerten DDR Speicher vorstellen und 400 MHz sind dort eher angemessen, vor allem das sie sehr zu Taktgleichheit bei GPU und Speicher neigen.

Für NV40 halte ich DDR II für sicher, aber die 800 MHz bleiben trotzdem zu viel. Die Bandbreite braucht dann aber auch keiner mehr (noch nicht).

3. @Ailuros
Schön ausgedrückt

4. PS/VS 3.0 kann man wohl als untere Grenze für gesichert annehmen.

5. PPP ist aber nun wirklich nur ein Gerücht, hat bisher keiner geschafft, auch bei NVidia steht das bisher nur auf dem Papier.

Also alles in allem Ailuros, du liegst hier fast immer zu hoch. Das wären Specs für einen IMR, ein TBDR der nächsten Generation wird das so nicht brauchen, um schnell zu sein. Ich erinnere noch einmal an den nicht unwesentlichen Bandbreitenbedarf und an die sehr hohe Effektivität.

[MadManniMan]

Ich finds mal wieder sehr fein, daß ohne auch nur den kleinsten Kommentar Posts gelöscht werden. Super Aktion, echt. Zumal mein Einschub gaaanz bestimmt den Thread geshreddert hätte.

Ganz toll, ihr seid die Besten :up:

[Mehrpack]

Original geschrieben von LovesuckZ
Bei einem 8x2 oder 12x1 Design sollte eher die Bandbreite als die Fillrate limitieren.
Ausserdem dürfst nicht vergessen, dass der NV40 wohl erstmal nur als High End Modell auf dem markt kommt. Und da koennte sich ein 512BIT Speicherinterface auch preislich lohnen.

hi,
naja halte ich trotzdem für unwahrscheinlich, alleine wie lange sich die hersteller geziert haben von 128 auf 256 umzusteigen, zeigt das man wohl nicht innerhalb eines jahres die nochmalige verdoppelung der busbreite erwarten kann.
ausserdem müssten man dann auch viel mehr speichercontroller unterbringen, wenn jeder 64 bit breit ist sind das 8 stück, bei 32 sinds 16.
dazu kommt dann noch das man einige layer mehr bräuchte bei den platinen, imho rechnet sich das im moment nicht.

es ist deswegen eher zu erwarten das einfach der NC-40 mit nem neuen Ram-taktrekord kommen wird, als das die bandbreite auf 512 bit hochgeschraubt wird.

Mehrpack

[Ailuros]

Original geschrieben von Razor
Was, ALLES ?
???

PowerVR war (wie damals) mit dem Kyro's nur eine Eintagsfliege.
Die haben ihre Finger derzeit im Mobil-Business und das war's auch schon...
Da kommt nix mehr von denen... erst wenn wieder 2-3 Jahre um sin (huch, dann ist es ja bald wieder soweit ;-)

Wie dem auch sei... ja Du hast es richtig erkannt, hier geht's um den NV40 !
:D

Razor

P.S.: Mannilein wollte bestimmt nur wissen, was "PPP" ist...

Ich dachte dass er den PPP beim NV40 bezweifelt. Zu den Rest der giftigen Kommentare antworte ich momentan lieber nicht. Es gibt einen relevanten Thread ueber die Einheit im Technologie Forum. Vorruebergehend ist das Ding uebrigens nicht offiziell unterstuetzt in DX9.0.

[Ailuros]

Original geschrieben von loewe
1. Ich glaube nicht an 500 MHz GPU, das ist zu viel. Ist aber wirklich eher eine Frage des Glaubens. Sie werden sicher nehmen was sie kriegen können.

2. Auch wenn Serie 5 highend werden soll, werden sie sich bemühen weiterhin effektiv zu bleiben und nicht um jeden Preis ein Monster entwickeln.
Ich kann mir gut weiterhin preiswerten DDR Speicher vorstellen und 400 MHz sind dort eher angemessen, vor allem das sie sehr zu Taktgleichheit bei GPU und Speicher neigen.

3. @Ailuros
Schön ausgedrückt

4. PS/VS 3.0 kann man wohl als untere Grenze für gesichert annehmen.

5. PPP ist aber nun wirklich nur ein Gerücht, hat bisher keiner geschafft, auch bei NVidia steht das bisher nur auf dem Papier.

Also alles in allem Ailuros, du liegst hier fast immer zu hoch. Das wären Specs für einen IMR, ein TBDR der nächsten Generation wird das so nicht brauchen, um schnell zu sein. Ich erinnere noch einmal an den nicht unwesentlichen Bandbreitenbedarf und an die sehr hohe Effektivität.

Ummm das waren NV40 Spekulationen. Soooo bloed bin ich nun auch wieder nicht, schon jetzt die Katze aus dem Sack zu lassen hahahaha :D

PS: erinnere mich daran Dir eins auf den Deckel zu hauen via e-mail hehehe.... just kidding.

[Ailuros]

Original geschrieben von LovesuckZ
Bei einem 8x2 oder 12x1 Design sollte eher die Bandbreite als die Fillrate limitieren.
Ausserdem dürfst nicht vergessen, dass der NV40 wohl erstmal nur als High End Modell auf dem markt kommt. Und da koennte sich ein 512BIT Speicherinterface auch preislich lohnen.

Naechster Generation Karten muessten normalerweise mit 256mb ram ankommen und bis zu 512mb ram unterstuetzen.

Vergisst den albernen Krampf mit den Pipelines/TMUs, je naeher man an CPU-artige Architekturen kommt, desto kleinere Rolle spielen solche Zahlen.

Die Busbreite beim NV40 bleibt auf jeden Fall fuer dass was das Publikum sehen kann 256bit. Ausgegangen von 256bits, was koennte man da nettes anrichten hm? ;P

***edit: uebrigens nochmal, der Genauigkeit zuliebe, nur Parhelia und P10 haben "wahre" 256bittige Busse, was aber in dem Fall nicht unbedingt zu deren Vorteil ist, eher im Nachteil was read-efficiency betrifft. ATI/NV spalteten bisher in 4*64bits auf. So und warum bitte schoen muss dass um jeden Preis gleich sein?

[reunion]

Original geschrieben von Ailuros
Naechster Generation Karten muessten normalerweise mit 256mb ram ankommen und bis zu 512mb ram unterstuetzen.

Vergisst den albernen Krampf mit den Pipelines/TMUs, je naeher man an CPU-artige Architekturen kommt, desto kleinere Rolle spielen solche Zahlen.

Die Busbreite beim NV40 bleibt auf jeden Fall fuer dass was das Publikum sehen kann 256bit. Ausgegangen von 256bits, was koennte man da nettes anrichten hm? ;P

***edit: uebrigens nochmal, der Genauigkeit zuliebe, nur Parhelia und P10 haben "wahre" 256bittige Busse, was aber in dem Fall nicht unbedingt zu deren Vorteil ist, eher im Nachteil was read-efficiency betrifft. ATI/NV spalteten bisher in 4*64bits auf. So und warum bitte schoen muss dass um jeden Preis gleich sein?

Willst du damit sagen das der NV40 zb.: dann in 8x32 statt 4x64 Speichercontroller aufgespaltet wird???

[MadManniMan]

Original geschrieben von reunion
Willst du damit sagen das der NV40 zb.: dann in 8x32 statt 4x64 Speichercontroller aufgespaltet wird???

:kratz2: :idea:

...danke Ailuros! Gut zu wiss0rn! :naughty:

[Ailuros]

Original geschrieben von reunion
Willst du damit sagen das der NV40 zb.: dann in 8x32 statt 4x64 Speichercontroller aufgespaltet wird???

Das ist eine Moeglichkeit, aber es gibt auch effektivere Loesungen.

[LovesuckZ]

Original geschrieben von Ailuros
Das ist eine Moeglichkeit, aber es gibt auch effektivere Loesungen.

8x64 ? :D

[Ailuros]

Ist doch egal wie man es macht; Hauptsache ist dass man den 256bittigen Bus besser ausnuetzt. Was wohl auch eine Antwort fuer merkwuerdige Archmark Resultate waere....:weg:

[Demirug]

Ich sage jetzt mal 6*2 - 8*2. Davon abhängig wo TSMC oder IBM den Max Transitor Punkt angeben.

[Ailuros]

Also 12-16? Wir koennen wohl nicht eine Konfiguration mit gleicher Anzahl von TMUs finden, auf die NV nicht allergisch ist oder? (um das 4*4-8*2 Szenario auszuschliessen). :D

[Demirug]

Original geschrieben von Ailuros
Also 12-16? Wir koennen wohl nicht eine Konfiguration mit gleicher Anzahl von TMUs finden, auf die NV nicht allergisch ist oder? (um das 4*4-8*2 Szenario auszuschliessen). :D

Ich würde es mal so ausdrücken:

Die Anzahl der pro Pipeline pro Takt ausfürbaren Texturezugriffe wird 2 oder ein vielfaches davon sein. Für die Anzahl der Pipelines gibt es keine Festlegung das kann alles sein. Zusätzlich kommen dann für jede Pipeline noch X zusätzliche Recheneinheiten hinzu welche keine Texturebefehle ausführen können und auch vom restlichen Befehlsset möglciherweise nur ein Subset beherschen. Jede Pipe wird aber mindestens eine Master FPU haben die alles kann. Die Slave FPUs können dann definitiv keine Texturebefehle ausführen und wenig gebrauchte Operationen sind dann dort unter Umständen auch nicht machbar.

Ach ja: Keine TMUs in der Pipeline.

[Ailuros]

Ich brauche sowieso einige Zeit bis ich den ganzen Wirrwarr verstehen kann, das kommt dann wohl eher nachdem derartige Architekturen im Detail analysiert werden.

Das mit den Einheiten ist ja nicht so schwer zu kapieren, wo ich immer noch ein Fragezeichen hab in dem Szenario bei 6*2-8*2, ist wo und wie der Unterschied bei 6 und 8 liegen sollte und unter welchen Faellen.

Oder um die Sache zu vereinfachen: sind 8 Pixel/Takt und 8 z/colour writes pro Takt oben moeglich oder nicht?

PS: mir ist schon klar dass Pipelines nicht mehr die "alten" Pipelines sind (im relativen Sinn), und TMUs auch nicht mehr TMUs.

PS2: wieviele arrays wuerdest Du fuer den VS3.0 schaetzen?

[Demirug]

Das 6-8 bezog sich darauf das ich mich da noch nicht so genau festlegen will ob es nun 6, 7 oder gar 8 Pixel/Takt (richtige Pixel mit Farbe Z und Stencil) werden. Spezialfälle lasse ich bei solchen Betrachtungen erst mal aussen vor.

Beim VS wird man wohl die Leistung des Arrays so erhöhen das man auf den gegenwert von 4 VS kommt.

[Ailuros]

Beim VS wird man wohl die Leistung des Arrays so erhöhen das man auf den gegenwert von 4 VS kommt.

Ist ein Gegenwert von 4 VS Einheiten wirklich genug? (ich frag nur aus dem Grund weil wir schon 4 VS im R3xx sahen). Uebrigens wurde bis jetzt schon ein Patent von NV veroeffentlicht dass das multi-threading im NV3x VS betreffen koennte?

Das 6-8 bezog sich darauf das ich mich da noch nicht so genau festlegen will ob es nun 6, 7 oder gar 8 Pixel/Takt (richtige Pixel mit Farbe Z und Stencil) werden. Spezialfälle lasse ich bei solchen Betrachtungen erst mal aussen vor.

Na da hab ich es mir einfacher gemacht und gleich an 8 Pixel/Takt gedacht, selbst wenn es nur den maximalen output darstellt. Z/Stencil Einheiten werden nicht erhoeht soweit ich weiss.

[Demirug]

Original geschrieben von Ailuros
Ist ein Gegenwert von 4 VS Einheiten wirklich genug? (ich frag nur aus dem Grund weil wir schon 4 VS im R3xx sahen). Uebrigens wurde bis jetzt schon ein Patent von NV veroeffentlicht dass das multi-threading im NV3x VS betreffen koennte?

Die VS sind im Moment sowieso etwas überdiemensioniert.

Du bringst mich da aber auf eine Idee etwas nochmal in diesem Kontext zu lesen.

Na da hab ich es mir einfacher gemacht und gleich an 8 Pixel/Takt gedacht, selbst wenn es nur den maximalen output darstellt. Z/Stencil Einheiten werden nicht erhoeht soweit ich weiss.

Mein Problem ist das ich zwei unterschiedliche Angaben haben was den derzeitigen Breakpunkt bei den Transitoren mit 0,13 angeht. Und zwar 150 Mio und 200 Mio.

[Gast]

Original geschrieben von Demirug
Die VS sind im Moment sowieso etwas überdiemensioniert.

Du bringst mich da aber auf eine Idee etwas nochmal in diesem Kontext zu lesen.



Mein Problem ist das ich zwei unterschiedliche Angaben haben was den derzeitigen Breakpunkt bei den Transitoren mit 0,13 angeht. Und zwar 150 Mio und 200 Mio. zähle doch mal 180 mios zu ca 35 bis 60 mios für nen extra chip hinzu :)

241 Mios werden nicht gecknackt :)

[Razor@Work]

Versteh' ich nicht... ein "extra Chip" fängt doch wieder bei 'Null' an...

Razor

[Gast]

Original geschrieben von Razor@Work
Versteh' ich nicht... ein "extra Chip" fängt doch wieder bei 'Null' an...

Razor zähle zu oder +

180+60=240 :)

extra ppp

[Razor@Work]

Original geschrieben von Gast
zähle zu oder +

180+60=240 :)

extra ppp
Und warum muss dieser unbedingt On-Die sein ?
???

Razor

[StefanV]

Original geschrieben von Razor@Work
Und warum muss dieser unbedingt On-Die sein ?
???

Razor

Weil der ev. a bisserl Bandbreite braucht??
Weil er ev. mit diversen Teilen des Chips "kommunizieren" muss??

[Razor@Work]

Original geschrieben von Stefan Payne
Weil der ev. a bisserl Bandbreite braucht??
Weil er ev. mit diversen Teilen des Chips "kommunizieren" muss??
Dass muss er doch sowieso via einem Bussystem... sonst wär's ja kein "Extra Chip".

Und ob dieses Bussystem nun Chipintern oder Chipextern realisiert wird, ist eher eine Designentscheidung. Schließlich spricht ja nichts dagegen, die beiden Chips in dem gleichen Package unterzubringen...

Razor

[Pussycat]

Chipextern ist unbezahlbar, wenn man extrem viele Leitungen benutzt.

[StefanV]

Original geschrieben von Razor@Work
Dass muss er doch sowieso via einem Bussystem... sonst wär's ja kein "Extra Chip".

Und ob dieses Bussystem nun Chipintern oder Chipextern realisiert wird, ist eher eine Designentscheidung. Schließlich spricht ja nichts dagegen, die beiden Chips in dem gleichen Package unterzubringen...

Razor

Ja und Intel packt den Cache extern mit 'nem 256bit Interface aufs Board, das ganze natürlich in 'nem Sockel 2130 verpackt...

[Gast]

Original geschrieben von Stefan Payne
Ja und Intel packt den Cache extern mit 'nem 256bit Interface aufs Board, das ganze natürlich in 'nem Sockel 2130 verpackt... Nö der sockel hies doch 0815 :)

ne der ist EXTRA ob es ein double flip chip wird wer weis.

[Ultron]

Original geschrieben von Pussycat
Chipextern ist unbezahlbar, wenn man extrem viele Leitungen benutzt.

Bei ungeschlagener Geschwindigkeit spielt der Preis des Topmodells eine untergeordnete Rolle.

*/OT
Eine Voodoo2 SLI war früher auch 'unbezahlbar'
*/OT

Sorry musste sein. ;)

[Ailuros]

Mein Problem ist das ich zwei unterschiedliche Angaben haben was den derzeitigen Breakpunkt bei den Transitoren mit 0,13 angeht. Und zwar 150 Mio und 200 Mio.

Kommt ganz drauf auf ob fuer jeden besagten "threshold" woanders gespart werden kann um das ganze auszubalancieren.

Du bringst mich da aber auf eine Idee etwas nochmal in diesem Kontext zu lesen.

*seufz* (und Du weisst genau warum ich seufze.... :) )

[Demirug]

*seufz* (und Du weisst genau warum ich seufze.... :) )

So genau nicht. Aber gebracht hat es sowieo nicht unbedingt etwas. Es gibt zwar ein Dokument das sich mit Multithreading und Vertexprocessing beschäftigt. Allerdings geht es da noch um fixed HT&L.

[Ailuros]

Ich weiss schon welches Du meinst. Ich hab es selber nie lesen koennen, aber ich hab damals Diskussionen darueber verfolgt.

Dumme Frage: angenommen man schiebt bei einem dx7/T&L chip ein paar Aufgaben, die eigentlich nicht fuer die Einheit vorgesehen sein sollten und ueberhaupt wenn noch keine T&L optimierte Applikationen vorhanden sind.

Logischerweise muesste man beim Advent von T&L Applikationen derartige Optimierungen und nicht geeignete Aufgaben wieder entfernen, um der T&L Einheit Platz zu lassen, die Aufgaben aufzunehmen fuer das was sie geplant sind. Wieso kann man nicht alles einfach drin lassen wenn multithreading schon da ist?

Natuerlich ist die oede Frage kein Zufall; ich will nur wissen was man mit dem besagten multithreading fuer eine dx7/T&L Einheit anstellen kann und was nicht.

[Demirug]

Original geschrieben von Ailuros
Ich weiss schon welches Du meinst. Ich hab es selber nie lesen koennen, aber ich hab damals Diskussionen darueber verfolgt.

Dumme Frage: angenommen man schiebt bei einem dx7/T&L chip ein paar Aufgaben, die eigentlich nicht fuer die Einheit vorgesehen sein sollten und ueberhaupt wenn noch keine T&L optimierte Applikationen vorhanden sind.

Logischerweise muesste man beim Advent von T&L Applikationen derartige Optimierungen und nicht geeignete Aufgaben wieder entfernen, um der T&L Einheit Platz zu lassen, die Aufgaben aufzunehmen fuer das was sie geplant sind. Wieso kann man nicht alles einfach drin lassen wenn multithreading schon da ist?

Natuerlich ist die oede Frage kein Zufall; ich will nur wissen was man mit dem besagten multithreading fuer eine dx7/T&L Einheit anstellen kann und was nicht.

Mit einer T&L Einheit kann man T&L machen. Ich sehe da eigentlich keine grossen Möglichkeiten die Einheiten für etwas anderes zu missbrauchen. Die Berechnungen die man dort ausführen kann sind doch sehr spezifisch.

[Ailuros]

Als ob es nie passiert waere dass IHVs Einheiten fuer "irrelevante" Aufgaben benutzten heh...wie gesagt die Frage war kein Zufall.

Aber Deine Antwort beantwortet meine Frage.

[Demirug]

Original geschrieben von Ailuros
Als ob es nie passiert waere dass IHVs Einheiten fuer "irrelevante" Aufgaben benutzten heh...wie gesagt die Frage war kein Zufall.

Aber Deine Antwort beantwortet meine Frage.

Sicher könnte es sein das man schon vom Design her es mit einer erweiterten T&L Einheit zu tun hat die noch was anderes kann. Wenn man mit ein paar Transitoren mehr eine Einheit die in einem bestimmten Fall nichts tut plötzlich doch nutzen kann ist das immer eine verlockende Sache.

Bei der GF3 (NV20) hat man ja Z-Test einheiten die fürs AA bestimmt sind fürs HSR benutzt wenn kein AA aktiv ist.

Also eine reine T&L macht nur T&L. Eine erweiterte T&L Einheit könnte noch andere Dinge tun.

[Pussycat]

Original geschrieben von Ultron
*/OT
Eine Voodoo2 SLI war früher auch 'unbezahlbar'
*/OT


2*600DM war bezahlbar. Und tdfx musste nicht eine spezielle Karte für die paar begeisterte produzieren, sondern einfach die gleiche Karte wie für normale.

[Razor@Work]

Original geschrieben von Pussycat
2*600DM war bezahlbar. Und tdfx musste nicht eine spezielle Karte für die paar begeisterte produzieren, sondern einfach die gleiche Karte wie für normale.
Auch 600 Märker waren für eine reine AddOn-Lösung (die durch die PassThrough-Lösung auch noch Signalquali kostete ;-) schon recht viel. Und 1200 Märker würde ich auch heute nicht für eine GraKa ausgeben (irgendwann ist mal schluss ;-).

Razor

[Razor@Work]

Und nochwas:

Mit der V4 war das ja nun nicht mehr möglich...
1x, 2x und 4x aber kein (externes) SLI.

Und für eine 'Erweiterung' hieß es dann: wegschmeißen und komplett neu kaufen.

Razor

[Ultron]

Beim Release kostete eine Voodoo2 8MB 600DM und die schnellste 12MB V2 kostete so 850DM, also satte 1700 Märker für das beste V2 SLI System =)

[egdusp]

Original geschrieben von Ultron
Beim Release kostete eine Voodoo2 8MB 600DM und die schnellste 12MB V2 kostete so 850DM, also satte 1700 Märker für das beste V2 SLI System =)

Dafür war es aber auch doppelt so schnell wie der nächstschnellere Konkurrent AFAIR. Das gibts heute nicht mehr. OK, naja, wenn man AA und AF als Standardfeatures ansieht dann schon.

mfg
egdusp

[Ailuros]

Original geschrieben von egdusp
Dafür war es aber auch doppelt so schnell wie der nächstschnellere Konkurrent AFAIR. Das gibts heute nicht mehr. OK, naja, wenn man AA und AF als Standardfeatures ansieht dann schon.

mfg
egdusp

AA/AF sind Standardfeatures schon seit >dx8.0 komplianten Karten.

[Winter[Raven]]

Gamestar wieder:

Ebenfalls sickerten technische Daten des NV 40 durch: Er soll aus über 300 Millionen Transistoren bestehen und mit 600 MHz getaktet sein. Als Speicher kommen spezielle DDR-II-RAMs zum Einsatz. Gefertigt wird die neue GPU im 13µ-Prozess von IBM.


löl ... 300 Millionen ?

Verstehe ich ned, beim letzen mal waren es doch noch 250 Millionen. Wer hatt mehr zubitten ?

[Ultron]

Wäre durchaus denkbar. Man braucht nur mal einen OnChip Cache integrieren, der frisst gleich einige Millionen. Sieht man ja z.Bsp beim Pentium Pro 1MB oder beim Tualatin 512KB wieviele Transistoren die haben.

Aber so ein Onboard Cache ist unwahrscheinlich oder bringt nix hat glaub irgend so ein Guru hier mal gesagt. ;)

[Ailuros]

Original geschrieben von Winter[Raven]
Gamestar wieder:



löl ... 300 Millionen ?

Verstehe ich ned, beim letzen mal waren es doch noch 250 Millionen. Wer hatt mehr zubitten ?

NV50. 500-600M Transistoren und eine 1.0GHz Taktrate. Klingt doch logisch oder? ;D

[MadManniMan]

Ohjee ohjee... schon wieder die 200Mio Transis+ Geschichte? Wenn das Ding in 130nm gefertigt wird, dann sehen wir bestimmt nix über 180Mio... :|

Und BTW, wo grad wieder das Thema "1200DM+ für ne Graka? :o" angeschnitten wurde - guckt euch mal die Preise für einige 5900Us und die Sapphire 98P-UE an :eyes:

[robbitop]

an 8x32 glaube ich kaum da wie ich aus Erfahrung weiss in diesem Fall die Kosten/Nutzengeschichte GEGEN 8x32bit spricht. Schon 4 Controller sind annährend genug um die Effizienz am gewünschten Punkt zu haben. Darüber wird es vom PCB her noch kostenaufwändiger (also 2 x soviel wie vorher) und vom Nutzen her..naja ....

der NV40/45 und die Loci Geschichte werden imo nichts weltbewegendes. Ich denke wir bleiben bei realistischen 150Mio Trans als Breakpoint damit das Risiko nicht zu hoch ist. (SOI und low k hat man lang nicht mehr in diesem Zusammenhang gehört...mhhhh)

war es nicht rechnerisch so, dass bei 6 FXPipelines (nach aussen hin ja 12x1) ein 3/2x so grosses Interface brauchen wie 4FXPipelines, um zu harmonieren?

@Demi wie du das mit den externen TMUs meinst (von der Pipe aus gesehen) musst du mir mal erklären, wenn es dir nichts ausmacht

@Loewe
bei nV rechne ich nicht mit einem TBDR. Die Geschichte liegt in weiter Ferne oder im Niemalsland imo. Ausserdem sind die Übergänge ja mittlerweile bereits fliessend.

mich würde natürlich interessieren, ob die TMUs mal ein paar Samples mehr bekommen

wenn PPP dabei ist, wird am Trisetup rumgespielt und das heisst, dass dass mit Sicherheit auch ein schöneres AA da sein wird (vieleicht vieleicht sogar mal etwas mehr als einfaches Multisampling (Z3 und FAA liebäugle)...denn nVidia hat seit dem Jahre 2000 ...sagen wir ende 99 war das NV20 design fertig, nichts grossartig neues auf diesem Segment gebracht....ansonsten wird das wohl spätestens in 2-3 Jahren der fall sein)

Aber so grosse sprünge erwarte ich nicht bei dem Spielraum im Fertigungstechnischen Bereich. Der Speedup muss auch durch höheren Takt "erzwungen werden".

just my 2 cents

(quasi als Antwort auf diese sehr ominösen und unglaubhaften Spekus die man derzeit bei den Kollegen von µ bestaunen darf)

[Gast]

Original geschrieben von robbitop
an 8x32 glaube ich kaum da wie ich aus Erfahrung weiss in diesem Fall die Kosten/Nutzengeschichte GEGEN 8x32bit spricht. Schon 4 Controller sind annährend genug um die Effizienz am gewünschten Punkt zu haben. Darüber wird es vom PCB her noch kostenaufwändiger (also 2 x soviel wie vorher) und vom Nutzen her..naja ....

der NV40/45 und die Loci Geschichte werden imo nichts weltbewegendes. Ich denke wir bleiben bei realistischen 150Mio Trans als Breakpoint damit das Risiko nicht zu hoch ist. (SOI und low k hat man lang nicht mehr in diesem Zusammenhang gehört...mhhhh)

war es nicht rechnerisch so, dass bei 6 FXPipelines (nach aussen hin ja 12x1) ein 3/2x so grosses Interface brauchen wie 4FXPipelines, um zu harmonieren?

@Demi wie du das mit den externen TMUs meinst (von der Pipe aus gesehen) musst du mir mal erklären, wenn es dir nichts ausmacht

@Loewe
bei nV rechne ich nicht mit einem TBDR. Die Geschichte liegt in weiter Ferne oder im Niemalsland imo. Ausserdem sind die Übergänge ja mittlerweile bereits fliessend.

mich würde natürlich interessieren, ob die TMUs mal ein paar Samples mehr bekommen

wenn PPP dabei ist, wird am Trisetup rumgespielt und das heisst, dass dass mit Sicherheit auch ein schöneres AA da sein wird (vieleicht vieleicht sogar mal etwas mehr als einfaches Multisampling (Z3 und FAA liebäugle)...denn nVidia hat seit dem Jahre 2000 ...sagen wir ende 99 war das NV20 design fertig, nichts grossartig neues auf diesem Segment gebracht....ansonsten wird das wohl spätestens in 2-3 Jahren der fall sein)

Aber so grosse sprünge erwarte ich nicht bei dem Spielraum im Fertigungstechnischen Bereich. Der Speedup muss auch durch höheren Takt "erzwungen werden".

just my 2 cents

(quasi als Antwort auf diese sehr ominösen und unglaubhaften Spekus die man derzeit bei den Kollegen von µ bestaunen darf) Also, wenn du möchtest er wird bei IBM in soi gefertigt!
Das ist auch nötig wie ich damals zu richthofen sagte 220+ und dabei bleibt es ja auch, anscheinen sogar mehr!
Diese menge an transis unterzubringen in o,13 ist für IBM ÜBERHAUPT KEIN PROBLEM!
Der Chip wird mit ON die RAM sein was auch immer das heißt.
Der extra Prozessor wovon ab und an mal was zu Hören ist wird ein eigener Chip sein oder als Dual Kern gefertigt.

[robbitop]

"mhhh ich denke nicht Tim" ;D


aber ich glaube du weisst was ich damit meine
ich sagte bereits, was ich von diesen sogenannten Spekus halte

[Demirug]

Original geschrieben von robbitop
@Demi wie du das mit den externen TMUs meinst (von der Pipe aus gesehen) musst du mir mal erklären, wenn es dir nichts ausmacht

Die Idee geht AFAIK auf 3dfx zurück aber das kann auch nur ein Gerücht sein. Hierzu muss man nun etwas umdenken.

Das erste was man aufgeben (und dann wieder zurückholen muss) ist der Glaube das Pixelpipelines unabhänig voneinader arbeiten. Bisher ist eher das genaue Gegenteil der Fall. Bei nV arbeiten zum Beispiel bisher alle Chips mit Pixelblöcken fester grösse und für alle Pixel eines solchen Blocks wird immer die gleiche Operation ausgeführt. Solange das so ist können die TMUs auch immer als Block arbeiten. Man braucht also zum Beispiel keine 8 TMUs sondern nur 2 die jeweils 4 Samples erzeugen können. In dieser Situation macht das Entkoppeln nur begrentzen Sinn. nV hat seine TMUs aber denoch schon entkoppelt um sich von den Speicher latenzen unabhängier zu machen. Die TMUs sammeln aufträge ermitteln welche Speicherblöcke gebraucht werden und führen die Sampelaufträge durch sobald alle Daten im Cache sind. Das ganze aber im Prinzip immer für 4 Pixel.

Nun nehmen wir uns einmal eine PS 3.0 Hardware vor. Jeder Pixel kann nun ganz andere Anweisungen durchführen das es bedingte Sprünge gibt. Nun gibt es viele möglichkeiten die damit verbundenen Probleme zu lösen. Die Moment welche IMHO dafür die erfolgversprechendste ist sollte ein vollständiges auftrennen der Pipelines zu sein. Also pro Pixel eine Pipeline. Wird aber nun in diesem Fall jeder Pipeline fest eine bestimmte Anzahl von TMUs zugeordnet baut man sich gleich wieder eine Quelle der Ineffektivität ein. So können einzelne Pixel aufgrund des anderen Programmpfad mehr Texturesamples brauchen als andere. Entkoppelt man nun die Pipelines aber vollständig von den TMUs und verbindet man diese nur noch über jeweils einen Kommadopfad und einen Datenrückkanal kann die Fillrate maximal ausgenutzt werden.

Feste Zuordnung:


|-----|
----->----| |
Pipe1 |TMU1 |
-----<----| |
|-----|

|-----|
----->----| |
Pipe2 |TMU2 |
-----<----| |
|-----|


Entkoppelt, Gemeinsames TMU-Array


|-----|
----->----| |
Pipe1 | |
-----<----| |
| TMU |
----->----| |
Pipe2 | |
-----<----| |
|-----|


Solange beide Pipelines nun immer gleichmäsig Jobs an die TMUs senden macht es keinen Unterschied. Gehen wir aber nun davon aus das Pipe1 nur 25% der Samples von Pipe2 braucht. Wir haben bi TMUs und brauchen tri samples.



X = start sample

Takt Pipe1 Pipe2
1 X X
2 X
3 X
4 X
5 X X
6 X
7 X
8 X


haben wir nun getrennte TMUs braucht die zweite pipeline 16 Takte um alle samples zu erzeugen. Die erste bräuchte nur 4 Takte aber die Pipeline schickt nicht genügend anfragen. Haben wir nun ein TMU-Array sieht die Sache schon etwas anders aus. Wir haben in 8 Takten 10 anfragen für tri samples. Für diese 10 Samples würden wir 10 takte brauchen. Wir müssten also beide Pipelines 2 Takte blockieren (= Verlsut von 4 Takten). Im ersten fall haben wir eine Pipeline nicht blockiert aber die andere 8 Takte. Wir haben also in summe 8 Takte verloren.

Das war jetzt ein relative einfaches Beispiel mit 2 TMus und 2 Pipelines. Mit mehr davon wird das alles noch komplexer und die Gefahr Leistung unnötig zu verbraten steigt.

Ich hoffe jetzt ist klar was ich meine.

[robbitop]

danke für die Erklärung Demi,
aber sagmal, wird man denn im NV40 falls es ein solches Array gibt einen Grund haben mehr als 4 Pipelines zu haben???
Man könnte doch recht einfach 16 TMUs im Array für die 4 Pipelines verwenden, oder? Oder kommt es dann wieder dazu dass die Pipeline blockiert?

Im Prinzip wird die Pipeline ja immer weniger wichtig.
Die TMUs kommen raus, die ALUs (die sind doch in den FullPression Pixelpipelines vor den eigendlichen Pipes) sind raus...die AA Sampler sind es...

[Demirug]

Original geschrieben von robbitop
danke für die Erklärung Demi,
aber sagmal, wird man denn im NV40 falls es ein solches Array gibt einen Grund haben mehr als 4 Pipelines zu haben???
Man könnte doch recht einfach 16 TMUs im Array für die 4 Pipelines verwenden, oder? Oder kommt es dann wieder dazu dass die Pipeline blockiert?

Das Problem das dabei aber dann entsteht ist das man eine Pipeline fähig machen muss 4 Texturekomandos pro Takt abzusetzten. und auch eine entsprechende Anzahl von FPUs braucht. Bei solchen aktionen wird die Pipeline entweder verdammt lang oder man bekommt grosse Probleme alle Einheiten richtig auszulasten. Und das nv mit 2 Komandos pro "Pipe" arbeitet hat einen sehr praktischen Grund.

Im Prinzip wird die Pipeline ja immer weniger wichtig.
Die TMUs kommen raus, die ALUs (die sind doch in den FullPression Pixelpipelines vor den eigendlichen Pipes) sind raus...die AA Sampler sind es...

Die ALUs sind jetzt FPUs und immer noch drin. Man braucht schon noch Pipelines auch wenn man sich das ganze eher wie bei einer CPU vorstellen sollte. Allerdings ist die Rheienfolge innerhalb der Pipeline teilweise etwas verdreht.

[robbitop]

hui dann hat sich bei mir auch etwas verdreht...danke fürs Entwirren.

Somit ist man trotz TMU Array gezwungen die Pipelineanzahl zu erhöhen, ja?

[Demirug]

Original geschrieben von robbitop
hui dann hat sich bei mir auch etwas verdreht...danke fürs Entwirren.

Somit ist man trotz TMU Array gezwungen die Pipelineanzahl zu erhöhen, ja?

Man muss es nicht aber es wäre nicht ratsam eine Pipeline über 2 Texturekommandopfade hinaus aufzuboren. Selbst 2 sind eingentlich schon zuviel aber nv hat eine gute Ausrede dafür. Das ist wie bei einer CPU. Man kann dort so viele ALUs und FPUs nebeneinader setzten wie man will aber die Effektivität sinkt dabei. Und sowas wie HTT macht bei Grafikchips im Moment eigentlich noch keinen wirklichen Sinn.

[Gast]

Original geschrieben von robbitop
"mhhh ich denke nicht Tim" ;D


aber ich glaube du weisst was ich damit meine
ich sagte bereits, was ich von diesen sogenannten Spekus halte Was ist ein Tim :)

Ne du da haben wir wohl unterschiedliche quellen bzw. ich bin meine eigene mehr sag ich nicht!

[robbitop]

ach dann musst du mal Tim Taylor den Heimwerkerking schauen ;D

Ist ja auch mal schön so eine Quelle bei uns zu haben :)

[Gast]

Original geschrieben von robbitop
ach dann musst du mal Tim Taylor den Heimwerkerking schauen ;D

Ist ja auch mal schön so eine Quelle bei uns zu haben :) hmm sehr amuiesant dauert ja nicht mehr lang nicht wahr :)

Aber MANN braucht mehr power :)

ne aber passt schon ich sag es sind 2 (GPUS) bzw es ist ein extra chip vorhanden
und mehr nicht deswegen ists doch kein prob über 300 millionen zu kommen ne!

[robbitop]

das wird zu teuer aber die Debatte von MultiCore GPUs hatten wir vor langer Zeit einmal....es ist derzeit einfach sinnfrei, da unbezahlbar für den Kosumenten und bis man diese Stufe des Know Hows erreicht hat wird einige zeit vergehen...eines hohen Risikos wird sich derzeit wohl kaum ein IHV zu leisten im stande sein sich auszusetzen (arrggg scheiss satzbau)

unsere Schätzungen sind relaistisch gehalten..alles andere ist enthusiastisch und bestenfalls 2004/2005 erhältlich

[Gast]

Ahhmmm 1 quartal 2004:)

Vorsichtig mit spekulationen es gschieht schneller als man denkt!

Satzbau ist egal da mir deutsch noch schwer fällt :)

[Demirug]

Original geschrieben von Gast
hmm sehr amuiesant dauert ja nicht mehr lang nicht wahr :)

Aber MANN braucht mehr power :)

ne aber passt schon ich sag es sind 2 (GPUS) bzw es ist ein extra chip vorhanden
und mehr nicht deswegen ists doch kein prob über 300 millionen zu kommen ne!

Ist nVidia schon wieder so mutig und stürzt sich mit IBM in neue Abenteuer? Das Verfahren ist doch noch relative neu aber wenn es wirklich funktioniert hat nv einen grossen Vorteil.

Zumindestens würde es erklären warum man IBM dafür braucht. TSMC macht sowas in der Art wohl noch nicht.

[robbitop]

IBM wurde durch NV36 getestet in der GPU Produktion und ich nehme an es lief sensationell. Gab wohl grünes Licht für NV40. Jedoch ist es für ein solchjes Verfahren imo noch zu früh. Ausserdem werden allein die Chips dann ja schon unbezahlbar (abgesehen von den PCB Kosten und der Verlustleistung)

[Gast]

Original geschrieben von Demirug
Ist nVidia schon wieder so mutig und stürzt sich mit IBM in neue Abenteuer? Das Verfahren ist doch noch relative neu aber wenn es wirklich funktioniert hat nv einen grossen Vorteil.

Zumindestens würde es erklären warum man IBM dafür braucht. TSMC macht sowas in der Art wohl noch nicht. Nö soetwas gibts Fast nur bei IBM. Und mir ist ausser cell fabrikannten niemand bekannt der soetwas anbietet.

[Gast]

Original geschrieben von robbitop
IBM wurde durch NV36 getestet in der GPU Produktion und ich nehme an es lief sensationell. Gab wohl grünes Licht für NV40. Jedoch ist es für ein solchjes Verfahren imo noch zu früh. Ausserdem werden allein die Chips dann ja schon unbezahlbar (abgesehen von den PCB Kosten und der Verlustleistung) Verlustleistung hier bekommst du ein soi oder gestrecktes irgendetwas :)

Scheisse bin ich betrunken brauche zu lange zum tippen und nach korriegieren

[Gast]

cool der post ist ne minute befor ich ihn abgeschickt habe schon da ab jetzt probiere ich es mit dran denken ohne tippen :)

[Demirug]

Original geschrieben von Gast
Nö soetwas gibts Fast nur bei IBM. Und mir ist ausser cell fabrikannten niemand bekannt der soetwas anbietet.

Infineon und ein paar andere kleinere Spezialläden habe das auch im Programm. Infineon kann es aber definitive nicht mit einer solche DIE Grösse die für NV40 notwendig wird und was die Erfahrung angeht dürfte wirklich nur IBM weit genug für eine Massenproduktion sein.

[robbitop]

gut damit wäre der Aspekt der Glaubwürdigkeit ja geklärt ;D

[Gast]

Dasmit Infineon würde ich nicht so sagen die mommentane wirtschaftlichkeit steht bei ihnen in keinem verhältnis!

Aber Sony hat da so einige subventioniert (bei toshiba, motorola und ibm) es gibt hier jemmanden der hat mal ne presentation bekommen dort wird andeutungsweise was von nem dual bzw quad core
scheisse ich muss weg :)