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Archiv verlassen und diese Seite im Standarddesign anzeigen : Diskussion zu: News des 12. November 2009


Leonidas
2009-11-13, 07:03:09
Link zur News:
http://www.3dcenter.org/news/2009-11-12

Bokill
2009-11-14, 02:09:25
Kleine Korrektur Leonidas.

AMD kommuniziert CMT eher als Cluster Multi Threading. Das ist zwar alles nicht offiziell, aber es unterscheidet sich doch deutlich von Suns früheren SPARCs, die teilweise als CMTs "Chip Multithreading" beschrieben wurden.

Der Bulldozer hat ein "Modul, was aus zwei Integer-Kernen besteht und diese "Kerne" teilen sich gemeinsam zwei Gleitkommaeinheiten. In den Patentbeschreibungen von AMD nennt sich das dann "Cluster-based Multi-threading" ("CMT"). Ein "neues" Akronym also ;)

Der von dir verlinkte Blog http://citavia.blog.de (http://citavia.blog.de/)/ spricht ja auch immer wieder von einem "Cluster-Design".

Ich nehme an, dass ursprünglich nur eine FPU angedacht war, wegen AMDs SSE5 128 Bit breiten Instruktionssatzerweiterung. Intels AVX-Planungen (256 Bit Breite) haben wohl den kleinen x86-Riesen veranlasst da noch eine zweite FPU reinzupappen -> "AMDs SSE5 ist tot - lang lebe AVX (http://www.planet3dnow.de/vbulletin/showthread.php?t=362353)".
Bei Teillast könnte sich dann die eine schlecht ausgelastete FPU-Einheit womöglich sehr tief Schlafen legen.

Was derzeit noch im Grauen sitzt ist die Organisation des L1-Caches. Und auch dort im Dresdenboy-Blog (P3D-Nickname) ist dazu schon eine Lösung spekuliert worden. Es könnte ein gemeinsamer Instruktionen L1-Cache für dieses Bulldozer-Modul sein, während die Daten L1-Caches pro Integer-Einheit getrennt bleiben.
Womöglich kommt der gute Trace-Cache in Ehren. Aber auch das ist noch Spekulation (Blog (http://citavia.blog.de/2009/10/02/return-of-the-trace-cache-or-trace-cache-done-right-7084490/), P3D (http://www.planet3dnow.de/vbulletin/showpost.php?p=4077041&postcount=45)).

Das ist den Spekulationen etwas genauer worden:

"My try to predict AMD's bulldozer core µarchitecture (http://citavia.blog.de/2009/04/15/amd-bulldozer-cpu-mpu-architecture-5947212/)" (April 2009)
"Updated Bulldozer core microarchitecture diagram (http://citavia.blog.de/2009/08/21/updated-bulldozer-core-microarchitecture-diagram-6772141/)" (August 2009)

In der Augustversion ist da ein gemeinsamer L2-Cache zu erkennen, wie auch ein gemeinsamer Instruktionen L1-Cache.

MFG Bobo(2009)