Zen 6 (Morpheus-Kerne, 2/3 nm, H2/2025)

[reaperrr]

Wird AMD mit Zen wirklich nur auf 24C gehen? 12C + 16c waren auch schon mal besser gegen Intels 52 Cores... Aber immer noch verdammt wenig?!
1) Die sich am besten verkaufende Desktop-CPU momentan ist nicht grundlos der 9800X3D, Großteil des DIY-Marktes guckt in erster Linie auf Gaming-Leistung.

2) Erstmal abwarten, was für Taktraten der NVLx2 überhaupt schafft und in welcher TDP.
Wenn das Ding 400+W säuft und nur in einigen Nischen-MT-Szenarien vorn ist, braucht AMD das im Grunde nicht groß kümmern.

3) AMD wird mit Zen6 sicher weiter Wert auf Verbesserung der SMT-Skalierung legen, dann sind's immer noch 48 Threads gegen 52 Threads, wahrscheinlich mit deutlichem Takt-Vorteil für AMD, was die niedrigere IPC je Thread ein gutes Stück ausgleicht.
Ich seh noch nicht, dass dieser NVLx2 so gut wird, wie er auf dem Papier für manche scheinbar klingt.

[Ramius]

TSMC hat viel Nachfrage und ist ziemlich teuer geworden. Samsung hat soweit ich gelesen habe mächtig freie Kapazitäten - dann ist das Potential für bessere Preise da. Und für die IOD braucht man sicherlich kein bleeding edge.

Samsung ist ungefähr 10 Jahre hinter TSMC.
Was sollte AMD dort produzieren lassen?
Zen 5 kann man dort nicht in vergleichbarer Qualität produzieren lassen.

[robbitop]

Wie gesagt es geht nicht um bleeding edge. Denn ja da ist Samsung hinter TSMC. Aber 10 Jahre sind natürlich Blödsinn. Vor 10 Jahren hatten wir gerade mal GPUs mit 28 nm. Samsung bietet bereits 4 nm im mainstream an und leading edge 3 nm und arbeitet am 2 nm Prozess. Ja diese sind etwas schlechter idR als TSMCs Pendants aber nicht um 10 Jahre.

Beim IOD handelt es sich (deshalb disaggregiert man ja in Chiplets) um Schaltungstypen die kaum mit modernen Nodes skalieren so dass man auch ältere/reifere/günstigere Nodes nehmen kann. Da ist etwas sram drin, I/O Kram (PCIe lanes, IMC, interface zum ccd usw), Analoge Schaltungen. Und nur eine ganz kleine GPU bei der es dann nicht viel ausmacht. Insofern kann man hier einfach einen günstigen, reifen Node nehmen der gut verfügbar ist für den IOD und da käme Samsung aufgrund der Kapazität bzw. geringe Nachfrage relativ zur Kapazität auf jeden Fall in Frage.

Bis zu Zen 3 hat man das ja mit dem 12/14 nm Prozess von Global Foundries auch gemacht (während das CCD auf TSamCs 7 nm lief was damals bleeding edge war).

Wenn es um den CCD geht (aber um den ging es nicht!) dann macht es natürlich eher Sinn leading edge von Samsung zu nehmen.

[davidzo]

Samsung ist ungefähr 10 Jahre hinter TSMC.
Was sollte AMD dort produzieren lassen?
Zen 5 kann man dort nicht in vergleichbarer Qualität produzieren lassen.

Was für ein Schwachsinn.

Ja, bei den finfet Nodes ist Samsung ca. 2 Jahre hinter TSMC, aber bei GAA sind die Karten noch gar nicht ausgespielt. Solange sich kein Hersteller committed damit wirkliche Volumenprodukte zu produzieren wissen wir nicht ob TSMC N2 überhaupt etwas taugt. Auf dem Papier ist N2 weit vorraus, aber bisher ist TSMCs Aufpreis dafür aber auch mehr als selbst Apple bereit ist zu zahlen. Bei Samsung SF2 der ebenfalls für 2025 in den Büchern steht wissen wir auch nicht nicht ob er dieses Jahr wirklich in Produkten kommt und sein Geld wert ist.

Aber selbst bei den Finfet Nodes ist der Rückstand nicht groß und bei weitem nicht so groß wie zwischen TSMC und Intel. SF4 ist in eigentlich allen Bereichen vergleichbar mit TSMC N5 und N4. Das kann man von Intel4 nicht behaupten.
N4P hat vielleicht bei der Density ein wenig die Nase vorn und N4X (Zen5) beim Takt, aber vermutlich hat SF4 in 2025/26 einen attraktiveren Preis und die Verfügbarkeit von größeren Kapazitäten weil nvidia einfach für absehbare Zeit den großteil von N5/N4 Prozessen geblockt hat.
SF4 für den IO-DIE wäre jedenfalls ein deutlicher Sprung vor dem bisher genutzten N6 Prozess.

Bei SF3 und SF2 bezweifle ich zwar auch dass Samsung hier wieder die selbstgesteckten Zeitpläne einhält, aber TSMC reißt bei N2 auch die Zeitpläne. Zudem scheint N2 auch einfach viel teurer zu sein, weil TSMC die extrakosten für die Gate all around Technologie auf die Kunden umlegt während Samsung bei GAA mittlerweile schon in der dritten Generation ist und da langsam den Bogen raus hat.
Bei der Density mag N2 wieder führend sein, ebenso bei Power, aber es wäre falsch Samsung hier frühzeitig abzuschreiben. Samsung hat bisher industrieweit die größte Erfahrung mit GAA und bei TSMC und Intel steht diese große Umstellung erst noch bevor.

[HOT]

Wie gesagt es geht nicht um bleeding edge. Denn ja da ist Samsung hinter TSMC. Aber 10 Jahre sind natürlich Blödsinn. Vor 10 Jahren hatten wir gerade mal GPUs mit 28 nm. Samsung bietet bereits 4 nm im mainstream an und leading edge 3 nm und arbeitet am 2 nm Prozess. Ja diese sind etwas schlechter idR als TSMCs Pendants aber nicht um 10 Jahre.

Beim IOD handelt es sich (deshalb disaggregiert man ja in Chiplets) um Schaltungstypen die kaum mit modernen Nodes skalieren so dass man auch ältere/reifere/günstigere Nodes nehmen kann. Da ist etwas sram drin, I/O Kram (PCIe lanes, IMC, interface zum ccd usw), Analoge Schaltungen. Und nur eine ganz kleine GPU bei der es dann nicht viel ausmacht. Insofern kann man hier einfach einen günstigen, reifen Node nehmen der gut verfügbar ist für den IOD und da käme Samsung aufgrund der Kapazität bzw. geringe Nachfrage relativ zur Kapazität auf jeden Fall in Frage.

Bis zu Zen 3 hat man das ja mit dem 12/14 nm Prozess von Global Foundries auch gemacht (während das CCD auf TSamCs 7 nm lief was damals bleeding edge war).

Wenn es um den CCD geht (aber um den ging es nicht!) dann macht es natürlich eher Sinn leading edge von Samsung zu nehmen.

Das Problem bei Samsung sind die Yields, nicht die Prozesse. Aber es wird langsam, SF4X ist >80% mittlerweile (hat ja auch lang genug gedauert) und SF2 ist etwa so weit wie 18A. SF3 kann man glaub ich einfach vergessen, SF2 ist ja SF3 in heile und effizient.


https://www.tweaktown.com/news/103622/amds-next-gen-medusa-point-zen-6-apu-rumor-dropping-rdna-4-5-gpu-for-updated-3/index.html

Medusa Halo scheint nicht mal ein neues IOD zu bekommen (weiterhin RDNA3.5), nur neue CCDs. Medusa Point und Ridge hingegen müssen ja ein neues IODs sein, aber gleiche Liga wie das Halo-Die nur kleiner. Ich würd also mal darauf wetten, dass die N4 bleiben und die CCDs N3 (oder mit ultra viel Glück N2).

[Nightspider]

Laut MLID:

Medusa Halo 48 CUs (+20%) 2*12C Chiplets, eventuell kommt neben der 256 Bit Variante auch eine mit 384 Bit Speicheranbindung für 50% mehr Bandbreite und Speicher.
Medusa Halo könnte mit RDNA4 und Zen6 IPC dann wohl 50% mehr CPU Leistung (MT) bieten und 30-50% mehr IGP Leistung.
Wobei auch die Frage wäre stark die Effizienz leiden würde bei einem 50% breiteren SI. Würde wohl dann hauptsächlich bei >=80W Sinn machen.

Die kleinere Medusa Point APU soll neben dem IO/GPU Chiplet mit 16 CUs ein normales Zen6 Chiplet mit 12C nutzen.

Somit werden wohl alle größeren Zen6 Produkte die normalen Zen6 Chiplets nutzen, die für jede Variante mit eigenen IO/GPU Chiplets via low latency silicon interconnection verbunden werden.


Wahrscheinlich werden dann erst die kleineren APUs wie der Nachfolger von Krackan Point einen angepassten CPU Aufbau haben.

[MSABK]

Hoffentlich hat Medusa Halo mindestens RDNA4. Hab Gerüchfe von 3.5 gelesen.

[basix]

Medusa Halo mit LPDDR6 würde mehr Sinn machen als +50% SI-Breite.

[KarlKastor]

Aber selbst bei den Finfet Nodes ist der Rückstand nicht groß und bei weitem nicht so groß wie zwischen TSMC und Intel. SF4 ist in eigentlich allen Bereichen vergleichbar mit TSMC N5 und N4. Das kann man von Intel4 nicht behaupten.
N4P hat vielleicht bei der Density ein wenig die Nase vorn und N4X (Zen5) beim Takt, aber vermutlich hat SF4 in 2025/26 einen attraktiveren Preis und die Verfügbarkeit von größeren Kapazitäten weil nvidia einfach für absehbare Zeit den großteil von N5/N4 Prozessen geblockt hat.

Auf welchen Daten basiert diese Aussage?
SF4 ist 4LPP und nichts anderes 7++++++.
Die Transistordichte ist irgendwo bei N6 laut wikichip.
Und die Effizienz ist unterirdisch. Sieht man gut bei den Qualcomm und Exynos SoC. Die 4LPE/4LPP sind sogar noch hinter den N6 SoC.

Intel 3/4 ist hingegen nicht weit weg von TSMC 5nm.

[HOT]

SF4X ist schon kein schlechter Prozess, Samsung hat außerdem große Fortschritte beim Yield gemacht. Mich würde nicht wundern, wenn jetzt mehr Kunden auch darauf setzen würden. AMD wird ja mindestens Sonoma Valley damit fertigen wie es aussieht. Auch die kleineren IODs wären damit vorstellbar. Das Halo und Point-IOD wird aber sicherlich wieder von TSMC kommen.

Und dieser Qualcomm-Vergleich ist wirklich Äpfel mit Birnen, wenn man sich genauer damit beschäftigt.

[robbitop]

Laut MLID:

Medusa Halo 48 CUs (+20%) 2*12C Chiplets, eventuell kommt neben der 256 Bit Variante auch eine mit 384 Bit Speicheranbindung für 50% mehr Bandbreite und Speicher.
Medusa Halo könnte mit RDNA4 und Zen6 IPC dann wohl 50% mehr CPU Leistung (MT) bieten und 30-50% mehr IGP Leistung.
Wobei auch die Frage wäre stark die Effizienz leiden würde bei einem 50% breiteren SI. Würde wohl dann hauptsächlich bei >=80W Sinn machen.

Die kleinere Medusa Point APU soll neben dem IO/GPU Chiplet mit 16 CUs ein normales Zen6 Chiplet mit 12C nutzen.

Somit werden wohl alle größeren Zen6 Produkte die normalen Zen6 Chiplets nutzen, die für jede Variante mit eigenen IO/GPU Chiplets via low latency silicon interconnection verbunden werden.


Wahrscheinlich werden dann erst die kleineren APUs wie der Nachfolger von Krackan Point einen angepassten CPU Aufbau haben.
Leider keine Angaben zur GPU IP. Aber es gab ja Gerüchte, dass AMD eine Weile bei RDNA3.5 bleiben will.

SF4X ist schon kein schlechter Prozess, Samsung hat außerdem große Fortschritte beim Yield gemacht. Mich würde nicht wundern, wenn jetzt mehr Kunden auch darauf setzen würden. AMD wird ja mindestens Sonoma Valley damit fertigen wie es aussieht. Auch die kleineren IODs wären damit vorstellbar. Das Halo und Point-IOD wird aber sicherlich wieder von TSMC kommen.
Hattest du das nicht auch schon zu N48 vorausgesagt, dass dieser mit dem SF4X Prozess kommt? ^^
IOD könnte ich mir allerdings auch vorstellen oder die kleine billig APU.


Und dieser Qualcomm-Vergleich ist wirklich Äpfel mit Birnen, wenn man sich genauer damit beschäftigt.
Meinst du wo A55 Cores verglichen wurden bei Anandtech? Dann bin ich ja mal gespannt, warum das so sein soll. Bitte führe das doch aus. :)

[HOT]

Wer weiß, wie ausladend UDNA designt ist und RDNA4 wird sicherlich auch mehr mm² haben als 3.5 und der weitergehende Nutzen von mehr RT und KI ist ja auch bei der APU kaum gegeben. Ich finde das ist ein marktwirtschaftlich vernünftiger Entschluss bei 3.5 zu bleiben.

Ich hab das für N48 nicht vorhergesagt, ich hab gesagt, ich könnt mir das vorstellen. Da redeten wir aber auch nicht von 4080-Leisung sondern von GRE-Leistung.

Das sind komplett unterschiedliche Chips, Ausführung beendet.
Natürlich ist SF4X nicht so leistungsfähig wie N4(P), aber das war ja gar nicht das Thema. Trotzdem könnte dieser Prozess für einige Produkte interessant werden.

[Zossel]

Wer weiß, wie ausladend UDNA designt ist und RDNA4 wird sicherlich auch mehr mm² haben als 3.5 und der weitergehende Nutzen von mehr RT und KI ist ja auch bei der APU kaum gegeben. Ich finde das ist ein marktwirtschaftlich vernünftiger Entschluss bei 3.5 zu bleiben.

Das Hochrechnen von Auflösungen und weiterer Frames ist sicherlich für eine APU ein Feature was dort eingesetzt werden kann.

[HOT]

Die haben doch NPUs.

[Nightspider]

Vielleicht wird es auch eher sowas wie RDNA3.7 mit einigen Effizienzverbesserungen von RDNA4.

3.5 ist ja schon irgendwo hybrid und die GPU in der PS5 Pro auch, also muss es nicht wieder 3.5 sein.

[robbitop]

Wer weiß, wie ausladend UDNA designt ist und RDNA4 wird sicherlich auch mehr mm² haben als 3.5 und der weitergehende Nutzen von mehr RT und KI ist ja auch bei der APU kaum gegeben. Ich finde das ist ein marktwirtschaftlich vernünftiger Entschluss bei 3.5 zu bleiben.

Ich hab das für N48 nicht vorhergesagt, ich hab gesagt, ich könnt mir das vorstellen. Da redeten wir aber auch nicht von 4080-Leisung sondern von GRE-Leistung.

Das sind komplett unterschiedliche Chips, Ausführung beendet.
Natürlich ist SF4X nicht so leistungsfähig wie N4(P), aber das war ja gar nicht das Thema. Trotzdem könnte dieser Prozess für einige Produkte interessant werden.
Dann suche ich mal raus, was du geschrieben hast. X-D
Weiterhin würde dein Argument ja dann trotzdem auch für N44 gelten - der ist deutlich kleiner - kommt trotzdem sehr wahrscheinlich in N4P. ;)

[HOT]

Wie gesagt, der Yield war ja auch zu schlecht, von daher war das je eh ne Fehleinschätzung. Der ist erst jetzt auf einem vertretbaren Stand.

[KarlKastor]

Und dieser Qualcomm-Vergleich ist wirklich Äpfel mit Birnen, wenn man sich genauer damit beschäftigt.
Weil?

[HOT]

Weil?
Ermüdend...

Es sind nicht die gleichen Chips auf zwei unterschiedlichen Prozessen.

[robbitop]

Es ist aber die gleiche IP vom gleichen IHV auf unterschiedlichen Prozessen und nur die Leistungsaufnahme dieses IP Blocks (ein einzelner A55 Core) wurde isoliert gemessen.
Das ist schon ein sehr guter Vergleich und noch näher wird man mit dem was es an Chipkonfigurationen gibt zu 99% nicht finden. Eine seltene Gelegenheit war das - noch besser war eigentlich nur der A9 von Apple damals.

[davidzo]

Leider keine Angaben zur GPU IP. Aber es gab ja Gerüchte, dass AMD eine Weile bei RDNA3.5 bleiben will.

Ich glaube von wollen kann keine Rede sein.

Strix Halo ist ein extremes Nischenprodukt und die Masken für den gigantischen I/O Die noch kaum gebraucht. Bevor Lisa da einen Check für ein neues RDNA4 Design schreibt muss das bisherige sich erstmal amortisieren. Und da Intel und Qualcomm spät dran sind oder eh später geplant haben dürfte die 8060 GPU auch noch für die nächste Generation reichen.

AMD hat Strix Halo entwickelt als ARL-Halo counter. Dass Intel den Zeitplan verkackt oder gar gar nicht rauskommt, damit hat AMD nicht gerechnet. Es braucht aber Intel um den Markt in eine Richtung zu bewegen, so wie damals die Ultrabook Initiative oder Projekt Athena. Und Qualcomm Projekt Glymur kommt ja in einer ähnlichen Größe/Leistungsklasse. Erst wenn die beiden Mitbewerber da sind geht es richtig los. AMDs Execution war halt zu effektiv und sie haben nicht aus Intels stöndigen verreißen von deadlines gelernt. Vermutlich weiß AMD bzgl Intel und Qcomm schon mehr als wir und sieht sich mit der 40CU RDNA3.5 GPU noch gut aufgestellt für die Produkte die von den beiden dann heraus kommen.

Die AMD Modelle teilen sich ja normalerweise viel mit den jeweiligen Intel Modellen und auch die TDPs und Platinenlayouts der normalen 128bit APUs sind seit vielen Generationen ähnlich geblieben. Es lohnt sich für viele Hersteller einfach nicht für einen neuen Formfaktor bzw. eine neue TDP-Klasse ein komplett neues Gerät zu entwickeln. Man sieht ja wie wenig Marktadoption Strix halo erfahren hat.

[Nightspider]

Bevor Lisa da einen Check für ein neues RDNA4 Design schreibt muss das bisherige sich erstmal amortisieren.

Dann müsste man nach jedem verkackten Produkt ja gleich die Nachfolger einstampfen. ^^

Ob sich das Navi31 Design je amortisiert hat?

AMD hat keine Zeit sich auszuruhen. Es ist auch egal das der IO Chip von Strix Halo groß ist.

Für Medusa Point und Halo sowie für die Desktop Modelle werden auch eigene IO Chips designed. Der für Medusa Halo bekommt nur mehr Einheiten.
Dafür bleibt der CPU Part erstmal für alle Produkte gleich.


Strix Halo ist ein extremes Nischenprodukt

Ist das so? Dann wäre ja auch alles oberhalb eines M3/M4 extrem Nische. Aber diese Felder existieren und könnten durch AI auch einen Zuwachs gewinnen.

Hier scheint es alleine in unserem Forum ja schon so einige Käufer für Strix Halo zu geben.

[HOT]

Das Problem beim N3x war nicht das Design sondern die geringe Produktionsmenge.

[Nightspider]

Die Produktionsmenge war die Folge der Nachfrage. Und die resultierte aus dem Preis, der Leistung und der Software.

RDNA3 war angefangen von den falschen Versprechungen, der Präsentation über jede andere Metrik eine Enttäuschung.

[HOT]

Ohne Frage. AMD waren halt alle anderen Produkte wichtiger, CPUs und MI3xx.

[Nightspider]

Strix Halo hätte ursprünglich auch schon mindestens 6-9 Monate eher starten sollen. Deswegen wirft man aber nicht die Planung für den Nachfolger über den Haufen.

Mit Strix Halo hat AMD den Nerv getroffen und solange Intel und Blackwell enttäuschen, kann AMD ein starkes Momentum aufbauen. Ich hoffe wirklich das die Aussagen von MLID zutreffen und Medusa Halo dank gleichem CPU Aufbau gleichzeitig oder kurz nach Medusa Point kommt und das möglichst im 2. bis 3. Quartal 26.

N3P ist quasi fertig und AMD kann nächstes Jahr Produkte in N3P in großer Stückzahl ausrollen. Man kann nur hoffen das die Zen 6 Designs nicht wegen AI nach hinten gerutscht sind.
Zen5 kam ja schon zu spät wegen Backport von 3nm auf 4nm und ist trotzdem schon 7-8 Monate auf dem Markt.
Die Zen6 Familie wird ja vorraussichtlich mehr durch das Packaging punkten, als durch die reinen Architekturverbesserungen.

Dank Chiplet Aufbau kann AMD 2026 richtig gut die Karte mit den besseren Nodes spielen und die Nachfrage wird sicherlich gewaltig sein.

[KarlKastor]

Ermüdend...

Es sind nicht die gleichen Chips auf zwei unterschiedlichen Prozessen.
SD8G1 und SD8G1+ sind es. Genauso 780G und 778G.
Zumal das auch egal ist. Der gleiche Hersteller mit gleicher IP, gleicher Implementierung, da gibt's keine großen Unterschiede.
Zumal das quer durch die Bank ist. Wenn man alle Qualcomm, Mediatek, Exynos und Tensor Kurven übereinander legt, sind die mit dem gleichen Prozess nah beieinander. Qualcomm in N4 bzw. N6 liegen bei den Mediatek mit N4 bzw. N6 bei ähnlicher Konfiguration. Qualcomm in 4LPP/5LPP liegen bei Exynos und Tensor.

Das ist ziemlich eindeutig.

Ein Reviewer hat das mal gemacht, vielleicht finde ich das Bild noch.

[davidzo]

Dann müsste man nach jedem verkackten Produkt ja gleich die Nachfolger einstampfen. ^^

Nein, es geht ja gerade darum dass Strix Halo nicht verkackt ist sondern sich sehr gut am Markt positioniert hat. Auch wenn der Markt sich erst noch entwickeln muss, mangels Konkurrenz dominiert AMD den minimalen Markt den es für so große APUs schon gibt. So gut dass man noch keinen Nachfolger für die RDAN3.5 GPU braucht um wahrscheinlich Intel und Qcomm und deren nächstjähriger Archutektur paroli zu bieten. Die Verkaufszahlen zu Strix Halo sind wahrscheinlich trotzdem nicht toll, aber das hat andere Gründe.


Mit Strix Halo hat AMD den Nerv getroffen und solange Intel und Blackwell enttäuschen, kann AMD ein starkes Momentum aufbauen.

Nicht wirklich. Eine neuen Formfaktor zu etablieren ist harte Überzeugungsarbeit. Die OEMs zu überzeugen in die Plattform zu investieren ist nicht einfach und hatte bisher kaum Effekt. Ohne Intel, Microsoft und Qualcomm kommen die Windows-basierten Macbook Pro Konkurrenten nicht aus den puschen. Da hilft auch nicht dass AMD aber gut liefern kann. Das Ökosystem ist noch nicht bereit und das schließt AMD selbst mit ein. Noch liegt die NPU brach und AMDs Marketing kann sich nicht entscheiden für welche Zielgruppe die Monster-APU jetzt gedacht ist. Für lokale KI Modelle - wohl eher nicht, da alle Developer die ich kenne auf nvidia setzen. Für Gamer wohl eher auch nicht, da gibt es günstigere Geräte mit diskreten GPUs.

Es gibt sicherlich Vorteile von Strix Halo bei Baugröße, Energieverbrauch, Effizienz, Kühlung etc. aber das sind keine USPs sondern sekundäre vorteile und die bekommt der Kunde erst mit wenn es ein Vergleichsprodukt von Intel / NV / QC gibt. Dann hat AMD die Chance das bessere Produkt in der Rubrik zu stellen und darüber zu verkaufen.

[robbitop]

Ich glaube von wollen kann keine Rede sein.

Strix Halo ist ein extremes Nischenprodukt und die Masken für den gigantischen I/O Die noch kaum gebraucht. Bevor Lisa da einen Check für ein neues RDNA4 Design schreibt muss das bisherige sich erstmal amortisieren. Und da Intel und Qualcomm spät dran sind oder eh später geplant haben dürfte die 8060 GPU auch noch für die nächste Generation reichen.

AMD hat Strix Halo entwickelt als ARL-Halo counter. Dass Intel den Zeitplan verkackt oder gar gar nicht rauskommt, damit hat AMD nicht gerechnet. Es braucht aber Intel um den Markt in eine Richtung zu bewegen, so wie damals die Ultrabook Initiative oder Projekt Athena. Und Qualcomm Projekt Glymur kommt ja in einer ähnlichen Größe/Leistungsklasse. Erst wenn die beiden Mitbewerber da sind geht es richtig los. AMDs Execution war halt zu effektiv und sie haben nicht aus Intels stöndigen verreißen von deadlines gelernt. Vermutlich weiß AMD bzgl Intel und Qcomm schon mehr als wir und sieht sich mit der 40CU RDNA3.5 GPU noch gut aufgestellt für die Produkte die von den beiden dann heraus kommen.

Die AMD Modelle teilen sich ja normalerweise viel mit den jeweiligen Intel Modellen und auch die TDPs und Platinenlayouts der normalen 128bit APUs sind seit vielen Generationen ähnlich geblieben. Es lohnt sich für viele Hersteller einfach nicht für einen neuen Formfaktor bzw. eine neue TDP-Klasse ein komplett neues Gerät zu entwickeln. Man sieht ja wie wenig Marktadoption Strix halo erfahren hat.

Dazu passt aber nicht der MLID Leak zu Medusa Halo mit 48 CUs und bis zu 384 bit SI. Dazu braucht man eine neue Maske. Wenn es trotzdem nur rdna 3.5 braucht passt dein Argument nicht.

Aber wenn der Leak falsch ist macht dein Argument natürlich Sinn.

[Nightspider]

So gut dass man noch keinen Nachfolger für die RDAN3.5 GPU braucht um wahrscheinlich Intel und Qcomm und deren nächstjähriger Archutektur paroli zu bieten.

Das ist doch kein Argument. Man ruht sich doch nicht auf einem guten Produkt aus.

Du weißt 1. nicht wann Medusa Halo aufschlägt (könnte genauso unter einer Verschiebung leiden mit Pech) und 2. kam Strix Halo deutlich verspätet.

Strix Halo hat also mind. >1 Jahr Zeit am Markt. Das ist kein Grund für mich keinen Nachfolger für das Folgejahr zu bringen.
Und die einzelnen Teile sind eh schon vorhanden durch Medusa Point und Medusa Ridge. Der GPU/IO Part wird nur größer aufgeblasen.

Zumal Strix Halo auch eine Pipecleaner Funktion hat, da speziell für Strix Halo die angepassten Zen5 Chiplets designed wurden, die beim Nachfolger auch schon wieder überflüssig sein werden.

Und so eine Big APU hat auch größere Mindshare Wirkung wenn alle sehen das AMD die besten Produkte baut.


Nicht wirklich. Eine neuen Formfaktor zu etablieren ist harte Überzeugungsarbeit.

Was meinst du denn damit?
Strix Halo deckt jetzt halt auch übergreifend die Bereiche ab, die früher von dedizierten GPUs abgedeckt wurden und das bei einer Effizienz die es sonst nur bei kleinen Geräten gab.
Effizienz und Leistung werden für sich sprechen. Ob da harte Überzeugungsarbeit bei den OEMs nötig ist?

[dildo4u]

Zen 6 soll weiterhin RDNA3.5 nutzen.


https://wccftech.com/amd-confirmed-to-skip-rdna-4-on-zen-6-apus-as-per-gpuopen-drivers-code

[basix]

Ist leider ein wenig naheliegend. Ist deutlich kompakter als RDNA4 (kleinere CUs) und auf der kleinen iGPU wird wohl niemand Raytracing einschalten (ist eh zu lahm).

Ein wenig schade ist es aber schon, dass es anscheinend nicht RDNA4/5 werden wird. Bei Desktop iGPU wäre RDNA 3.5 kein Beinbruch. Bei Medusa Point / Halo würde ich aber schon einen Nutzen in RDNA4/5 sehen.

[Zossel]

Ist leider ein wenig naheliegend. Ist deutlich kompakter als RDNA4 (kleinere CUs) und auf der kleinen iGPU wird wohl niemand Raytracing einschalten (ist eh zu lahm).

Ein wenig schade ist es aber schon, dass es anscheinend nicht RDNA4/5 werden wird. Bei Desktop iGPU wäre RDNA 3.5 kein Beinbruch. Bei Medusa Point / Halo würde ich aber schon einen Nutzen in RDNA4/5 sehen.

Vielleicht gibt es ja in der Zukunft eine neue Variante von Ticktock (https://en.wikipedia.org/wiki/Tick%E2%80%93tock_model).

[dildo4u]

Ist leider ein wenig naheliegend. Ist deutlich kompakter als RDNA4 (kleinere CUs) und auf der kleinen iGPU wird wohl niemand Raytracing einschalten (ist eh zu lahm).

Ein wenig schade ist es aber schon, dass es anscheinend nicht RDNA4/5 werden wird. Bei Desktop iGPU wäre RDNA 3.5 kein Beinbruch. Bei Medusa Point / Halo würde ich aber schon einen Nutzen in RDNA4/5 sehen.
Ist Intel nicht schon jetzt besser was das Feature Set angeht?
XeSS2 ist nützlich auf Low End.

https://www.tomshardware.com/laptops/tested-intels-arrow-lake-140t-igpu-mostly-maintains-an-edge-over-amds-older-880m

[basix]

Ist Intel nicht schon jetzt besser was das Feature Set angeht?
XeSS2 ist nützlich auf Low End.

https://www.tomshardware.com/laptops/tested-intels-arrow-lake-140t-igpu-mostly-maintains-an-edge-over-amds-older-880m

FSR4: Ja, das muss unbedingt auf iGPUs laufen. Aber vielleicht behilft man sich dort via XDNA als Co-Processor.

[dildo4u]

Moores Law widerspricht den Letzten Infos er hat 8 RDNA 4 CU für Zen 6.

https://youtu.be/9lEsAA6zVjo?si=IIbA_JsjrZgvFOJe&t=360

[HOT]

Offenbar hat Sound Wave RDNA 3.5 aber auch etwas erweitert, kann sein, dass deshalb da Infos durcheinander geraten sind. Gibt ja offenbar auch noch ein paar weitere Produkte die RDNA 3.5 sind, Strix-Refresh Eagle Point und das x86-Gegenstück zu Sound Wave, Sonoma Valley.

[robbitop]

Moores Law widerspricht den Letzten Infos er hat 8 RDNA 4 CU für Zen 6.

https://youtu.be/9lEsAA6zVjo?si=IIbA_JsjrZgvFOJe&t=360
Für Olympos Point - das ist laut ihm der Nachfolger zur Desktop APU. Komisch weil gerade da braucht es am wenigsten eine moderne IP und 8 CUs. Für einen Strix Point Nachfolger hingegen sind 8 CUs zu wenig. Irgendwie ist der Teil der Info irgendwie merkwürdig - fast schon als wenn es eine Fehlinformation sein könnte.

[dildo4u]

Intel hat und wird seine IGP auch in den Desktop Modelle aufrüsten.
8CU könnte man vermutlich gerade so mit schnellen DDR5 mit Bandbreite versorgen ohne das man Zwischenspeicher braucht.

Der Strix Nachfolger hat hoffentlich extra Cache.

[Zossel]

Der Strix Nachfolger hat hoffentlich extra Cache.

Was fehlt dir den an realen existierenden Silizium?

[robbitop]

Strix ist hoffnungslos bandbreitenlimit (wie jede apu bis dato). Da wird ein MALL schon ordentlich was bringen

[Zossel]

Strix ist hoffnungslos bandbreitenlimit (wie jede apu bis dato). Da wird ein MALL schon ordentlich was bringen

Was ist dir an den Dinger links und rechts oben nicht gut genug?

[=Floi=]

Wiur bräuchten einfach 128 bit mit 4 bänken im consumer markt

[robbitop]

Was ist dir an den Dinger links und rechts oben nicht gut genug?

Das ist nicht strix point sondern der IOD vom Strix Halo chiplet. Und der hat eine richtig große GPU (40 CUs vs 16 CUs in Strix point; 32 MiB MALL vs 0; 256 bit vs 128 bit). Das sind zwei völlig unterschiedliche Produkte. :)

[robbitop]

Wiur bräuchten einfach 128 bit mit 4 bänken im consumer markt

Ist doch ab DDR5 automatisch gegeben? Ich denke die erhöhte Granularität bringt bestimmt ein bisschen aber ein richtiger MALL wäre viel viel effektiver und würde gleichzeitig sogar noch Energie sparen durch die Reduktion an Zugriffen zum VRAM (bzw RAM).

[Nakai]

Ist leider ein wenig naheliegend. Ist deutlich kompakter als RDNA4 (kleinere CUs) und auf der kleinen iGPU wird wohl niemand Raytracing einschalten (ist eh zu lahm).

Ein wenig schade ist es aber schon, dass es anscheinend nicht RDNA4/5 werden wird. Bei Desktop iGPU wäre RDNA 3.5 kein Beinbruch. Bei Medusa Point / Halo würde ich aber schon einen Nutzen in RDNA4/5 sehen.

Naja Rdna 3.5 hat Mobile-Optimierungen, welche Rdna 4 nicht hat. Ich find's auch dumm, typisch AMD eben. Anstatt Rdna 3.5 mit RDNA 4 Verbesserungen zu erweitern, eben so ein Schmarrn.

[aufkrawall]

Wenn Megalights auf einer PS5 läuft, kann es das mit schnellerer RT-Hardware auch in 720p auf Mobile-Chips. Und Epic peilt Lumen/RT zunehmend für nochmal niedrigere Mobile-Powerklassen an. Also ja, richtig dummer Innovationsstillstand von AMD auf der Hardware-Seite für APUs.
ARM erlöse uns von der Doofheit... Ggf. auch ein Grund, weshalb Epic noch Windows on ARM-Support für Easy Anti-Cheat bringt...

[MSABK]

Amd hatvsich zu lange auf ihrem Thron der mobilen Apus ausgeruht und kommt nur sehr langsam in Bewegung.

[latiose88]

Na dann kann nun Intel aufholen und somit für gute Konkurrenz sorgen so das AMD wieder weiter macht. Nur dann wird was passieren. So nur Mini Schritte wie es Intel einst getan hatte. Hätte auch nicht gedacht das AMD das selbe macht wie Intel.

[ryan]

Na dann kann nun Intel aufholen und somit für gute Konkurrenz sorgen so das AMD wieder weiter macht. Nur dann wird was passieren. So nur Mini Schritte wie es Intel einst getan hatte. Hätte auch nicht gedacht das AMD das selbe macht wie Intel.


Intel hat doch schon aufgeholt mit der Arc 140 in Lunar Lake und jetzt Arrow Lake-H. Dementsprechend werden sie von Panther Lake überholt, was die klassischen Dualchannel iGPUs angeht versteht sich.

[dildo4u]

Haben die nicht die selben Limitierungen wie Strix?
Intel kann nicht vorschreiben das schneller Speicher verbaut wird da Panther Lake frei Konfiguriebar ist im Gegensatz zu Lunar Lake.

[ryan]

Haben die nicht die selben Limitierungen wie Strix?
Intel kann nicht vorschreiben das schneller Speicher verbaut wird da Panther Lake frei Konfiguriebar ist im Gegensatz zu Lunar Lake.



Intel ist flexibler mit den Cache Größen. Für die Xe3 verbaut Intel einen doppelt so großen L2.

[robbitop]

Und schon Xe2 hatte 2x L2 von Strix Point (8 vs 4 MiB). Wenn man den nochmal verdoppelt (auf 16 MiB) hängt man noch weniger an der Bandbreite.

[aceCrasher]

Intel ist flexibler mit den Cache Größen. Für die Xe3 verbaut Intel einen doppelt so großen L2.
Woher wissen wir dass bei Xe3 der L2 verdoppelt wird? Gabs dazu schon Infos?

[ryan]

Woher wissen wir dass bei Xe3 der L2 verdoppelt wird? Gabs dazu schon Infos?


Intel Panther Lake Client Platform
1056S 96C SM3.0 2.5GHz, 16MB L2
https://ranker.sisoftware.co.uk/show_run.php?q=c2ffcdf4d2b3d2efdae2d2e2d2e1c7b588b89efb9ea393b5c6fbc3&l=en

Für allgemeine Infos: Looking Ahead at Intel’s Xe3 GPU Architecture
(https://chipsandcheese.com/p/looking-ahead-at-intels-xe3-gpu-architecture)

Theoretisch könnten sie auch den SLC für die iGPU mitbenutzen, das müssten nochmal 8MB sein. Eventuell ist der aber nur dazu da, um Hauptspeicher Aktivitäten zu reduzieren, war bei Lunar Lake so.

[HOT]

Vielleicht sollte man erst mal sehen, ob Medusa Point/Halo wirklich RDNA3.5 ist. Wenn das für Olympic Ridge schonmal nicht stimmt gibts gute Chancen, dass das hier einfach ne Fehlinfo war. Warum sollte man 3 unterschiedliche IODs basteln, bei denen das kleinste RDNA4 hat und die beiden anderen nicht? Das ergibt eh keinen Sinn.

[robbitop]

Intel Panther Lake Client Platform
1056S 96C SM3.0 2.5GHz, 16MB L2
https://ranker.sisoftware.co.uk/show_run.php?q=c2ffcdf4d2b3d2efdae2d2e2d2e1c7b588b89efb9ea393b5c6fbc3&l=en

Für allgemeine Infos: Looking Ahead at Intel’s Xe3 GPU Architecture
(https://chipsandcheese.com/p/looking-ahead-at-intels-xe3-gpu-architecture)

Theoretisch könnten sie auch den SLC für die iGPU mitbenutzen, das müssten nochmal 8MB sein. Eventuell ist der aber nur dazu da, um Hauptspeicher Aktivitäten zu reduzieren, war bei Lunar Lake so.

Das addiert sich über mehrere Cachelevel aber nicht. Insofern bringt ein 8 MiB LLC nicht so viel mit einem 16 MiB L2. Aber: für eine IGP sind 16 MiB bereits richtig richtig gut. Das sollte die Bandbreitenlimitierung für den Bereich in dem eine IGP arbeitet gut entschärfen.

[robbitop]

Vielleicht sollte man erst mal sehen, ob Medusa Point/Halo wirklich RDNA3.5 ist. Wenn das für Olympic Ridge schonmal nicht stimmt gibts gute Chancen, dass das hier einfach ne Fehlinfo war. Warum sollte man 3 unterschiedliche IODs basteln, bei denen das kleinste RDNA4 hat und die beiden anderen nicht? Das ergibt eh keinen Sinn.
Ja irgendwas ist da faul. Aber es gibt aus dem Linuxtreiber einen leak zu einer der Zen 6 APUs und da ist die GPU IP geflagt die zu RDNA3.X gehört. Und diese Treiberleaks waren bisher immer richtig. Entweder ist der leak mit rdna4 falsch oder es gibt andere Gründe. Gerade für Desktop Chips ist die IGP doch total irrelevant im Sinne von capability.

[bbott]

Wegen AI usw. ware AMD auch RDNA4 angeraten. Für den Kunden wäre der Längere Treiber Support auch nett.
Wie immer, auf das beste Hoffen (RDNA4) und sich auch das schlimmste (RDNA 3.5) einstellen ��

[Nakai]

Es wird definitiv ein Rdna3.5 Ableger, aber evtl mit ein paar RDNA4 Features. Rdna3.5 ist für mobile optimiert, was RDNA4 nicht sein wird.

[robbitop]

Wie kommst du darauf dass RDNA4 inherent als uArch schlechter für mobile optimiert ist bzw es gar nicht ist? Das wäre schon irgendwie ungewöhnlich.

[Nightspider]

Es wird definitiv ein Rdna3.5 Ableger, aber evtl mit ein paar RDNA4 Features. Rdna3.5 ist für mobile optimiert, was RDNA4 nicht sein wird.
RDNA4 kann man genauso für mobile optimieren wie RDNA3.

[HOT]

Ja irgendwas ist da faul. Aber es gibt aus dem Linuxtreiber einen leak zu einer der Zen 6 APUs und da ist die GPU IP geflagt die zu RDNA3.X gehört. Und diese Treiberleaks waren bisher immer richtig. Entweder ist der leak mit rdna4 falsch oder es gibt andere Gründe. Gerade für Desktop Chips ist die IGP doch total irrelevant im Sinne von capability.
So wie ich das sehe ist da nur ein Eintrag, dass das dGPUs sind, aber vielleicht zählt AMD die IODs ja jetzt intern als dGPU.

[robbitop]

Naja neue dGPUs mit rdna3 Basis gibt es wahrscheinlich nicht mehr. :)

[HOT]

Umgekehrt, RDNA4 sollen nur dGPU sein, das ist ja der Treibereintrag.

[robbitop]

Ah ok. Also keine APUs mit RDNA4 vorerst. Mal sehen. MLID hatte sowas aber auch schon mehrfach erwähnt.

[HOT]

So wie ich das verstehe gibt es noch weitere APUs, die man noch nicht kennt, mit RDNA3.5. Das müssen aber nicht Medusa sein, sondern können auch Ealge, Sonoma und das ARM-Ding sein.
Ich denke, dass es für Treibereinträge für Medusa und Olympic einfach zu früh ist. MMn kommt Olympic als erstes und Medusa erst zum Jahreswechsel 26/27. Somit wäre dann Medusa doch so ne Art RDNA4.5 oder sowas. UDNA ist das sicherlich nicht aber RDNA3.5 aus meiner Sicht auch nicht.

[Nightspider]

Ich denke, dass es für Treibereinträge für Medusa und Olympic einfach zu früh ist. MMn kommt Olympic als erstes und Medusa erst zum Jahreswechsel 26/27.

Strix startete vor 8 Monaten. Das wären dann 28-30 Monate später.

Denkst du die Designteams haben bei AMD jetzt alle 1 Jahr Urlaub genommen?

[robbitop]

Die Linux Patches kommen oft >1 Jahr vor release der jeweiligen APU.

[stinki]

Könnte es vielleicht sein, dass AMD bei dem Server 32Core CCD die 128MB L3 Cache unter das CPU Die packt? Also als 1*128MB oder 2*64MB, und dann das gleiche Cache Die auch für die X3D Desktop Chips benutzt?
Weil ich denke, das 12Core CCD wird seine 48MB L3 Cache on-chip behalten. Aber 128MB L3 on-chip für das 32Core CCD erscheinen mir als komplette Platzverschwendung in dem wahrscheinlich sehr teuren N2 Prozess.

[basix]

Sehr gut möglich, ja. 32C in N2 mit "Dense" Ausrichtung und stacked L3$ dürften ähnlich gross wie 12C normale Cores inkl. Cache. Und von den Kosten her wäre es wohl auch günstiger als ein ziemlich fettes N2 Die mit integriertem Cache (z.B. Cache-Die in N4C und ca. 60...70mm2 oder allenfalls auch N3P). Ein einzelnes Cache-Die sollte allerdings reichen.

[mironicus]

Ah ok. Also keine APUs mit RDNA4 vorerst. Mal sehen. MLID hatte sowas aber auch schon mehrfach erwähnt.

Eine kleine Hoffnung: Bestimmte Features wie richtiges KI-Upscaling könnte AMD auch über die NPU ausführen lassen und als Feature nachreichen. Der Ryzen Z2 Extreme soll die 50 Tops NPU auch verbaut haben. Dann könnte man das Fehlen von RDNA4 verschmerzen.

In Windows 11 ARM64 ist ein KI-Upscaler ja bereits integriert der über die NPU läuft, aber AMD könnte dies ja noch verbessern und seine verbesserten Trainingdaten von FSR 4.0 hier einfließen lassen und entsprechend pflegen.

[HOT]

Strix startete vor 8 Monaten. Das wären dann 28-30 Monate später.

Denkst du die Designteams haben bei AMD jetzt alle 1 Jahr Urlaub genommen?

Nein aber es wurde ja schon gemutmaßt, dass es eine Refreshgeneration für alles geben wird, also Kraken Refresh und Strix Refresh, der soll ja Eagle Point heißen, der würde dann den 26er Markt bedienen, mit RDNA 3.5.
Eagle soll ja evtl. 16MB VCache bekommen, das wäre sicherlich für die GPU gedacht, auch solch wilder Kram geht herum.

Also für 2026 dann:
Sonoma Valley (ersetzt Phoenix2, Mendocino und evtl. Rembrandt)
Kraken Refresh (ersetzt Kraken und Phoenix/Hawk Point/Esher)
Eagle Point (ersetzt Strix Point)
Strix Halo und Fire Range bleibt

Für 27 dann:
Medusa Range (IOD von Olympic+1 o.2CCD)
Medusa Point (größeres IOD+1CCD)
Medusa Halo (48CU IOD+2CCD)

ich würde definitiv nicht vor Ende 26 mit Medusa rechnen, der nächste Durchlauf 25/26 wäre aus meiner Sicht ganz klar viel zu früh für diese Produkte. So wie ich das verstanden habe, wäre das CCD nicht vor H2 26 soweit.

basix
Das IOD für Olympic soll N4 bleiben, die anderen mobilen IODs werden N3, wie es aussieht. Ich denke, das 32c CCD ist klar N2, bei den 12c CCDs ist es nicht klar, ob die N2 oder N3 werden, mal sehen.

[robbitop]

Eine kleine Hoffnung: Bestimmte Features wie richtiges KI-Upscaling könnte AMD auch über die NPU ausführen lassen und als Feature nachreichen. Der Ryzen Z2 Extreme soll die 50 Tops NPU auch verbaut haben. Dann könnte man das Fehlen von RDNA4 verschmerzen.

In Windows 11 ARM64 ist ein KI-Upscaler ja bereits integriert der über die NPU läuft, aber AMD könnte dies ja noch verbessern und seine verbesserten Trainingdaten von FSR 4.0 hier einfließen lassen und entsprechend pflegen.
Ich tippe eher auf einen WMMA Pfad für FSR4. Dann würde es auch auf RDNA3 dGPUs laufen können.

[basix]

basix
Das IOD für Olympic soll N4 bleiben, die anderen mobilen IODs werden N3, wie es aussieht. Ich denke, das 32c CCD ist klar N2, bei den 12c CCDs ist es nicht klar, ob die N2 oder N3 werden, mal sehen.

Das IOD hat absolut nichts mit den CCD zu tun ;)

IOD ist anscheinend N4(C) oder SF4. Das hat aber keinen Einfluss auf die Node-Wahl bei den CCDs.

Das 32C CCD ist ziemlich sicher ein N2-Derivat aber könnte eben 3D-Stacked sein. Falls dem so ist, würde das Cache-Die auf irgendeinen älteren Prozess setzen (ich tippe auf N4C). Das 12C CCD kann N3P oder N2 sein, laut letzten Gerüchten ist es aber N2.

Das V-Cache Die des 12C Die wäre mit höher Wahrscheinlichkeit im selben Prozess wie das Cache-Die des 32C Die: Vermutlich N4C. Dann hätte die Zen 6 Familie total 8 Die:
- Desktop IOD/GPU (SF4 / N4C)
- Server IOD (SF4 / N4C / N3P)
- Medusa Point IOD/GPU (N3P)
- Medusa Halo IOD/GPU (N3P)
- 12C "monolithisch" CCD mit L3$ (N2)
- 32C dense CCD ohne L3$ (N2)
- 128MByte V-Cache Die für das 32C dense CCD (N4C)
- 96MByte V-Cache Die für das 12C CCD (N4C)

Das 128 MByte V-Cache Die könnte man 3-hi stapeln und würde ebenfalls wieder die 6MByte/Core wie bei allen anderen V-Cache CPUs erhalten (Milan/Genoa/Turin-X), falls man solch eine SKU haben möchte.

[HOT]

Ohne CCD nützt dir ein IOD gar nichts, Medusa kann also nicht vor den CCDs erscheinen. Außerdem sehe ich das mit den Nodes anders.

AMD nutzt ein optimiertes N3E-Derivat, das wird sich über die Zeit nicht ändern.
Bedeutet:

Olympic IOD -> N4
Medusa IODs -> N3E
12c CCD -> N3E oder N2
32c CCD -> N2

Die P-Varianten werden bisher nur für Grafikchips genutzt:
N7 -> V20, Ryzen3k
N7P -> Navi1x
N7 angepasst -> Navi2x, Ryzen3kXT, Ryzen5k + APUs, Ryzen4k
N6 -> Rembrandt, N24, MI2xx
N5 angepasst -> Navi3x, Ryzen7k, MI3xx
N4 angepasst -> Phoenix/Hawk/Esher, Ryzen9k, Strix, Halo
N4P -> Navi4x
N3E angepasst -> Zen5 16c CCD, MI350

Die VCache sind bisher immer N6/7, ich sehe nicht, wozu sich das ändern sollte, die SRAM-Dichte steigt ja kaum mit neueren Prozessen.

[Nightspider]

Nein aber es wurde ja schon gemutmaßt, dass es eine Refreshgeneration für alles geben wird

Na ich weiß nicht. Die meisten aktuellen Produkte sind noch im alten N4 Prozess und dann 1-2 Jahre später nochmal diesen alten Kaffee aufwärmen?

Zen5, Strix und Strix Halo kamen schon verspätet auf den Markt und dann nur in N4. 2025 quasi auslassen um 25/26 dann nochmal N4 Produkte zu refreshen klingt überhaupt nicht nach AMDs Roadmap.

https://www.pcmasters.de/system/photos/20267/full/AMD_Zen_5_Zen_6_Full_Leak.jpg?1696405094

Die Zen6 Architektur müsste schon lange fertig sein und 20-24 Monate nach Zen 5 auf den Markt kommen.

Zwischen Zen4 und Zen5 lagen 22 Monate. 2025/2026 dann nochmal mit einem Zen5-Design Refresh im alten N4 Prozess, obwohl Zen6 2026 fertig ist? Sehr abwegig imho.

Wenn zwischen Zen5 und Zen6 wieder 22 Monate liegen sollten, würde Medusa Ridge gegen Mai 2026 auf den Markt kommen.
Selbst wenn es 26 Monate wären, wäre der Release schon September 2026. Ich sehe nicht warum die Designteams auf einmal total aus der dem Schema ausbrechen sollten.

Der Clou ist ja gerade das man durch den Chiplet Ansatz schneller die Produkte auf den Markt bringen und ggf. schneller auf neue Nodes springen kann. Die ganze Medusa Familie scheint ja die gleichen CCDs zu teilen, selbst im mobilen Bereich.
2027 passt gar nicht zum Rest. Absolut nicht.

Der "alte" N3 Snapdragon in meinem S24 Ultra mit 130mm² ist schon über 1 Jahr alt. N4 ist 2026 einfach alter Kaffee. AMD ist in der Major League angekommen und versucht nicht mehr wie 2013 zu Jaguar Zeiten über die Runden zu kommen.
Da müssen neue und moderne Chips auf den Markt, die der Konkurrenz die Rücklichter zeigen.

2026 muss AMD neue highend APUs in Form von Medusa Point liefern.

[Badesalz]

Nerdblase-Featuresset für angefeuchtete Nächte :rolleyes: Für Epycs können sie basteln wonach der Markt lechzt. Wayne,

Alle anderen ersaufen in Leistung mit der sie kaum noch was anzufangen wissen. Teillast- und Idle-Verbrauch der Plattform, ist die eigentliche Baustelle :wink:

Wie bei Intel, wo außerhalb des Forengagas ne ganze Weile die aufregendste CPU der N100 war/ist :tongue:

[Skysnake]

Würde ich dir definitiv nicht zustimmen. Die MI300C wäre schon sehr interessant mal in die Finger zu bekommen. Aber leider Azure exklusiv... naja, wobei vielleicht bekom.e ich ja doch noch ne Teststellung zum selber spielen.

[Badesalz]

@Skysnake
:biggrin: Ja. Ist klar :tongue: Epyc 9v64H :up: Lassen wir mal gelten, auch wenn ich selbst zivilisiert privat erwerbbar meinte :wink:
Gibt es das in einer 1fach Ausführung?

In Azure ist das Perlen vor die Säue...
https://www.hpcwire.com/2014/06/10/benchmarking-hpc-cloud/

@all
Das Gefühl, daß jetzt jeder auf einer APU auf dem Laptop CP77 mit Pathtracing spielen will, das täuscht grad nur oder?

[robbitop]

Auf jeden Fall wäre es für Medusa Halo schon ziemlich schade kein RDNA4 zu haben. Laut MLID 48 CUs und bis zu 384 bit LPDDRX ist ja schon eine gute Größe. Da würde sich die neuere uArch schon lohnen. Im generellen Speedup aber auch für RT und auch für FSR4. Ich hoffe, dass RDNA3.5 da nicht der Fall sein wird. Ansonsten wird es ggü Strix Halo kein so intensives Upgrade und auch schon nicht mehr soo beeindruckend.

[HOT]

Na ich weiß nicht. Die meisten aktuellen Produkte sind noch im alten N4 Prozess und dann 1-2 Jahre später nochmal diesen alten Kaffee aufwärmen?

Zen5, Strix und Strix Halo kamen schon verspätet auf den Markt und dann nur in N4. 2025 quasi auslassen um 25/26 dann nochmal N4 Produkte zu refreshen klingt überhaupt nicht nach AMDs Roadmap.

https://www.pcmasters.de/system/photos/20267/full/AMD_Zen_5_Zen_6_Full_Leak.jpg?1696405094

Die Zen6 Architektur müsste schon lange fertig sein und 20-24 Monate nach Zen 5 auf den Markt kommen.

Zwischen Zen4 und Zen5 lagen 22 Monate. 2025/2026 dann nochmal mit einem Zen5-Design Refresh im alten N4 Prozess, obwohl Zen6 2026 fertig ist? Sehr abwegig imho.

Wenn zwischen Zen5 und Zen6 wieder 22 Monate liegen sollten, würde Medusa Ridge gegen Mai 2026 auf den Markt kommen.
Selbst wenn es 26 Monate wären, wäre der Release schon September 2026. Ich sehe nicht warum die Designteams auf einmal total aus der dem Schema ausbrechen sollten.

Der Clou ist ja gerade das man durch den Chiplet Ansatz schneller die Produkte auf den Markt bringen und ggf. schneller auf neue Nodes springen kann. Die ganze Medusa Familie scheint ja die gleichen CCDs zu teilen, selbst im mobilen Bereich.
2027 passt gar nicht zum Rest. Absolut nicht.

Der "alte" N3 Snapdragon in meinem S24 Ultra mit 130mm² ist schon über 1 Jahr alt. N4 ist 2026 einfach alter Kaffee. AMD ist in der Major League angekommen und versucht nicht mehr wie 2013 zu Jaguar Zeiten über die Runden zu kommen.
Da müssen neue und moderne Chips auf den Markt, die der Konkurrenz die Rücklichter zeigen.

2026 muss AMD neue highend APUs in Form von Medusa Point liefern.

Lt.MLID hat sich Zen6 aber auch mindestens um 1/2 Jahr wegen des Redesign des Frontendes verschoben.
Du kannst AMD-CPUs/GPUs nicht mit Mobil-SoCs vergleichen, da waren diese CPUs schon immer weit hinter den SoCs, was den Prozess angeht.
AMD hat oft erst nach dem Productionramp das Tapeout, nicht in der Risc-Phase. Das kommt vor, ist aber nicht so oft der Fall. Phoenix war so ein Fall oder Navi10. Das bedeutet, dass Medusa/Olympic aufgrund der Verschiebung erst jetzt Tape Out hat und das bedeutet nunmal, dass das vor Ende 26 nichts wird.

Die 26er Refreshgeneration heißt übrigens Gorgon Point und umfasst Strix und Kraken-Refresh-Dies:
https://videocardz.com/newz/amd-gorgon-point-2026-apu-series-leaked-zen5-rdna3-5-refresh-for-2026

Interessanterweise bleibt auch Hawk Point über 26 aktuell, damit hätte ich jetzt nicht gerechnet.

[basix]

Das Gefühl, daß jetzt jeder auf einer APU auf dem Laptop CP77 mit Pathtracing spielen will, das täuscht grad nur oder?
CP2077 ist nun auch ein fast 5 Jahre alter Schinken, das läuft doch hoffentlich auf einer modernen APU :D

Alle anderen ersaufen in Leistung mit der sie kaum noch was anzufangen wissen. Teillast- und Idle-Verbrauch der Plattform, ist die eigentliche Baustelle :wink:
Also ich hätte schon gern mehr CPU-Bumms. Eine grobe Abschätzung von mir hat ergeben, dass der Zen 6 12C X3D ein guter Match für eine 6090 sein wird (inkl. Upscaling). Aber eben auch nicht 2x overpowered. Und 12C sind nice für verschiedene alltägliche Dinge (Steam-Download, Packen/Entpacken, Shader-Compilation, etwas Bild/Audio/Videoverarbeitung).

Man lebt auch sehr gut ohne all das (ich habe immer noch einen 5800X3D) aber eine schnellere CPU hat schon ihre Berechtigung, auch für Consumer. Für Web-Browsing und etwas Office ist die CPU-Performance schon seit einer Weile gut genug, solange die CPU nicht >10 Jahre alt ist oder irgendwelche Codecs nicht verfügbar sind (z.B. dann lahmes YT).

Zum Thema Idle Verbrauch: Ja, das sollte verbesser werden. Strix Halo zeigt, dass das geht und vermutlich so auch bei allen Zen 6 CPUs zutreffen wird.

[w0mbat]

Wenn AMD mit Zen 6 nicht nur die Kerne, sondern auch den Cache skaliert, könnte auch der non-X3D eine feine Gaming-CPU werden. 48MB L3 Cache sind auch schon viel.

[basix]

Ja, +50% Cache und vermutlich auch reduzierte Speicherlatenz hören sich ganz gut an für den non-X3D.

[HOT]

Auf jeden Fall wäre es für Medusa Halo schon ziemlich schade kein RDNA4 zu haben. Laut MLID 48 CUs und bis zu 384 bit LPDDRX ist ja schon eine gute Größe. Da würde sich die neuere uArch schon lohnen. Im generellen Speedup aber auch für RT und auch für FSR4. Ich hoffe, dass RDNA3.5 da nicht der Fall sein wird. Ansonsten wird es ggü Strix Halo kein so intensives Upgrade und auch schon nicht mehr soo beeindruckend.

Das kann man zwar jetzt unmöglich sagen, aber ich spekulier mal, dass Grogon Point und Medusa Point durcheinandergeraten sind und daher die RDNA3.5-Gerüchte stammten. Ich würd jetzt mal eher darauf tippen, dass Medusa eine Art RDNA 4.5 bekommt, also einen 3nm Mobilableger von RDNA4. Ich sehe einfach keinen sinnvollen Grund, warum man den veralteten RDNA3.5 auf 3nm portieren sollte.

[Nightspider]

Man kann auch davon ausgehen das Medusa nicht billiger wird als die Vorgänger durch mehr Cache und Cores und die alten APUs einfach weiter produziert werden für den günstigeren Markt.
Das hat dann aber nichts mit dem Release Zeitpunkt von Medusa zu tun.

Lt.MLID hat sich Zen6 aber auch mindestens um 1/2 Jahr wegen des Redesign des Frontendes verschoben.

Vom ursprünglichen Zeitplan?

Wenn Zen 5 schon 6-9 Monate zu spät kam könnten das am Ende trotzdem die normalen ~~22 Monate zwischen den Generationen sein.

Ich sehe bei MLID aber auch nichts von einer Verzögerung bei Zen6. In einer Folie vom Juni 2024 von MLID stand sogar das eine Quelle meinte, die Produktion könnte Ende 2025 anlaufen.

[Badesalz]

Wenn AMD mit Zen 6 nicht nur die Kerne, sondern auch den Cache skaliert, könnte auch der non-X3D eine feine Gaming-CPU werden. 48MB L3 Cache sind auch schon viel.Dafür muss dann aber auch eine 090 erst gebaut werden :rolleyes:
Ja und dann das und V-Cache :uking:

CP2077 ist nun auch ein fast 5 Jahre alter Schinken, das läuft doch hoffentlich auf einer modernen APU :DBis dahin sind wir aber nicht bei 22, sondern 38 Mods :wink:

[HOT]

Man kann auch davon ausgehen das Medusa nicht billiger wird als die Vorgänger durch mehr Cache und Cores und die alten APUs einfach weiter produziert werden für den günstigeren Markt.
Das hat dann aber nichts mit dem Release Zeitpunkt von Medusa zu tun.



Vom ursprünglichen Zeitplan?

Wenn Zen 5 schon 6-9 Monate zu spät kam könnten das am Ende trotzdem die normalen ~~22 Monate zwischen den Generationen sein.

Ich sehe bei MLID aber auch nichts von einer Verzögerung bei Zen6. In einer Folie vom Juni 2024 von MLID stand sogar das eine Quelle meinte, die Produktion könnte Ende 2025 anlaufen.

Das hatte er des Öfteren in seinen Episoden, nicht auf Folie.
Ich sehe das so, dass die 5Q jetzt in Q1 25 beginnen.
MLID hat erst jetzt bestätigt, dass seine Mockups auch real sind, ob es da aber auch schon Silizium gibt ist bisher unklar. Ich verstehe ja, wenn man sich da unbedingt daran festhalten will, dass Zen6 möglichst schon Q1 26 erscheint aber das ist einfach total unwahrscheinlich und aus meiner Sicht bestätigt der Gorgon-Leak auch genau das, vor Ende 26 wird das nix.

[latiose88]

An alle bei games ist das ja der Fall wenn die CPU so richtig ausgelastet wird das eine Reduzierung der Details dort zu einer Steigerung führt.
Bei gewissen Anwendung wie videoumwandlung da Bitrate zu senken brachte keine Steigerung. Wird da Zen 6 helfen oder nur weil es da mehr Kerne kommen und nicht durch noch mehr Einheiten bei einem 8 Kerner?
was ich damit sagen will es gibt ja games wo nen 8 kerner zu 100 % ausgelastet wird.
Da hilft ja dann eine Reduzierung für mehr fps. Aber wenn das nun nicht der Fall ist, dann ist die anwdndufb egal ob Spiele oder arbeits schlecht programmiert oder nicht die Skalierung am Ende oder die CPU voll überfordert.

Gab es das denn schon mal das die CPU so stark ausgelastet worden ist das selbst eine Reduzierung keine fps bzw Geschwindigkeit mehr gesteigert worden ist und bringt da eine neue archtektur da was oder nicht?

[w0mbat]

Wieso sollte sich Zen 6 verschieben? Ein neues frontend sollte im ganz normalen Entwicklungszyklus eingeplant sein.

Zen: Q1 2017
Zen2: Q3 2019 (+ 26 Monate)
Zen3: Q4 2020 (+ 17 Monate)
Zen4: Q3 2022 (+ 21 Monate)
Zen5: Q3 2024 (+ 23 Monate)
Zen5: ~2H 2026

Das wäre "normal". Könnte auch Q2 werden, wenn es besser läuft.

[HOT]

Lt. Tom war es so, dass Zen6 eine Weiterentwicklung von Zen5 sein sollte, sich dann aber als Sackgasse erwies und bei Zen6 mehr Arbeiten anfielen als beabsichtigt. Wie belastbar das ist lasse ich jetzt mal dahingestellt ;).

Wie deine Liste unschwer zeigt, sind die Entwicklungszyklen immer länger geworden, was soll sich daran jetzt ändern? Wie sind bereits bei 2 Jahren.

Ich rechne mit Olympic Ridge frühstens Q3 26, wohl eher später als früher und die Mobilsachen Ende 2026. Also offizieller Launch so November, Produkte ab Februar/März 27. Ich denke schon, dass Olympic vor Nova Lake launchen wird.

[amdfanuwe]

Die Liste hatte ich schon mal.
Die Zyklen sind nicht länger geworden, er hat sich von ZEN1 auf ZEN 2 verrechnet.
ZEN 2 scheint sich verzögert zu haben (wegen neuen Chiplet Design?), bei ZEN 3 gab es nur interne Veränderung auf 8C CCX, ging dann schnell.

ZEN1 2.März 2017
ZEN2 7. Juli 2019 +28 Monate
ZEN3 5. November 2020 +16 Monate
ZEN4 27. September 2022 +22 Monate
ZEN5 15. August 2024 +23 Monate ( geplant Juli, wären +22...

Also im Schnitt 22 Monate.
Von der Vorstellung bis in den Laden vergeht ja auch noch etwas Zeit. Wenn ZEN 6 Mitte 2026 kommt ist der schnell im Desktop, eine richtige Rolle spielt er dann aber erst 2027.

[HOT]

Also doch rund 2 Jahre für ein Design, das passt ja sehr gut.
In einem ähnlichen Zyklus scheint man ja jetzt auch bei Intel zu landen.

[w0mbat]

Die Liste hatte ich schon mal.
Die Zyklen sind nicht länger geworden, er hat sich von ZEN1 auf ZEN 2 verrechnet.

Stimmt, hast du vollkommen recht. Zen 3 revies gab es aber erst im Dezember iirc. Sollten als 17 Monate sein.

[BavarianRealist]

Die bedeutendste Entwicklung bei Zen6 dürfte wohl der neue Interconnect zwischen den Chiplets sein, der sich durch deutlich bessere Latency und niedrigeren Energieverbrauch auszeichent, sodass eine Aufteilung in mehrere Chiplets kaum mehr Nachteile gegenüber einem Single-Chip aufweisen.

Im Ergebnis braucht AMD weniger verschiedene Chiplets, da es keine APUs mehr braucht: alles wäre dann auf Basis reiner Zen6-Chiplets in Verbindung mit einem I/O-iGPU-Die, welches weniger komplex wäre, als wenn die Zen6-CPUs noch zusätzlich zu integrieren wären.

[Der_Korken]

Ich erinnere mich dunkel an Gerüchte, nach denen die Desktop-Modelle die technische Basis ab Zen 6 mit den mobilen Chips teilen sollen statt mit den Server-Modellen. Insofern würde die Anzahl der Chips jetzt nicht zwangsweise sinken, aber AMD kann besser spezialisieren. Die Anforderungen an Desktop ähneln mittlerweile viel mehr Mobile als Server: Full AVX512 ist z.B. so ein Kandidat, der für Mobile und Desktop zu wenig bringt, um das Mehr an Chipfläche und Verbrauch bzw. den Verlust bei Taktbarkeit zu rechtfertigen. Dazu will man im Desktop/Notebook lieber mehr 1T und bessere Latenzen als noch mehr Durchsatz. Vielleicht sehen wir hier sogar unterschiedliche Zen-6-Implementierungen wie bereits heute bei Strix Point mit der halbierten FPU (wobei ich mir eine Halbierung der FPU-Breite statt der FPU-Ports wünschen würde ...).

Das Gerücht, dass sich Zen 6 wegen ungeplanten Änderungen am Frontend verzögern soll, kommt für mich überraschend. Zen 5 hat gerade erst das Frontend massiv umgebaut mit den Dual-Decodern. Ich hätte eher erwartet, dass man in Zen-2-Manier die neue Pipeline etwas durchoptimiert statt schon wieder alles umzubauen. Andererseits hat Chips&Cheese in ihren Reviews gemessen, dass das Frontend oft limitiert - allerdings nicht der Durchsatz (der ist so gut, dass man für viele Anwendungen den µOp-Cache abschalten kann ohne dass der Kern umfällt), sondern die Latenz.

[basix]

Die bedeutendste Entwicklung bei Zen6 dürfte wohl der neue Interconnect zwischen den Chiplets sein, der sich durch deutlich bessere Latency und niedrigeren Energieverbrauch auszeichent, sodass eine Aufteilung in mehrere Chiplets kaum mehr Nachteile gegenüber einem Single-Chip aufweisen.

Das IOD wird insbesondere beim Desktop einen wohl ziemlich grossen Sprung hinlegen. Neben dem IOD sehe ich jedoch schon noch ein paar Bereiche mehr:
- +50% Cores -> MT-Performance vs. Intel Gegenparts (Konkurrenzfähigkeit)
- +50% L3-Cache -> Gaming Performance
- Vermutlich gut gesteigerte Out-of-Order Ressourcen (Reorder Buffer, Integer Register File) was ebenfalls Latenz reduziert & die IPC erhöht. Und dazu das Frontend/Backend latenzmässig entlastet

Es wird interessant sein, wie viel näher eine Dual-CCD CPU an ein monolithisches Design rankommt. Also insbesondere wie gross die relative Latenz zu Off-CCD Cores und L3$ sein wird. Hier würde auch eine gesteigerte Bandbreite CCD zu CCD helfen.

Im Ergebnis braucht AMD weniger verschiedene Chiplets, da es keine APUs mehr braucht: alles wäre dann auf Basis reiner Zen6-Chiplets in Verbindung mit einem I/O-iGPU-Die, welches weniger komplex wäre, als wenn die Zen6-CPUs noch zusätzlich zu integrieren wären.
Das stimmt so nicht ganz. AMD braucht immer noch gleich viele verschieden Chips (CCD, Desktop IOD, Mobile IOD, Mobile Halo IOD). Aber sie müssen die CPU-Cores bei den mobilen Chips wie du sagst nicht in den SoC integrieren, was es natürlich vereinfacht.

[amdfanuwe]

Da werden wohl auch noch monolithische 4 bis 8 Core APUs im Programm bleiben.
Ich frag mich auch, welche Zielgruppe mit 12 Core angesprochen werden soll?
Für etwas Office, Webbrowsen und Mediakonsum reichen schon 4 Cores.
Gaming braucht 8 Core mit viel Cache und guter GPU.
Und dann noch viele Cores für Bildverarbeitung und sonstigen gut parallelisierbaren Aufgaben.

Wenn das kleinste CCD mit 12 Cores kommt, ist das ja schon nichts mehr für den Mainstream.
Wo soll das hinführen?

[Nightspider]

Wo soll das hinführen?

16 Kerne
24 Kerne
32 Kerne
48 Kerne
64 Kerne
...
und immer weiter rauf.

Neuland?

Warum sind wir nicht gleich bei SingleCore geblieben? ;D

Enthusiasten warten jedenfalls schon lange auf CPUs mit mehr als 8 nativen BigCores ohne latency penalty wie bei den bisherigen Dual CCDs CPUs und Intels E Cores will auch kein Gamer.
Man sieht auch am Horizont Games die einfach mehr CPU Leistung wollen, wie Star Citizen wo man auch gut mit 12 oder 24 Kernen fahren wird.

Cyberpunk und Anno1800 haben schon vor zig Jahren von 10/12 Kernen profitiert.

[amdfanuwe]

Enthusiasten warten jedenfalls schon lange
Ein paar Enthusiasten finanzieren aber nicht die Entwicklung.
Das Geld wird mit Server und Geschäfts Notebooks gemacht.

Die Gamer können sich dann ja freuen, wenn dabei 12 Core X3D abfallen.

[latiose88]

Ja sehe ich auch so das langfristig 12 core Nativ sein werden. Ob Latenz bei den meisten Anwendung ein Thema sein wird, wird sich erst noch zeigen. immer noch mehr auf ein chiplet wird es dann so schnell nicht geben. Ist ja auch nicht notwendig. Hier ist der Rest mehr takt und so wichtiger. Das bleibt spannt aber 8 Kerner bleiben dennoch uns in Zukunft erhalten. Nun ja mal sehen wie weit AMD das verbreitern kann.

[basix]

Wir hatten jetzt sehr lange 8C. Und langsam merkt man, dass ein paar Cores mehr nicht so schlecht wären. Ein wenig wie bei 4C zu 6C damals gegen Ende Skylake-Ära.

Athlon X2 / 2C = 2005
E6600 / 2C = 2006
750 / 4C = 2009
8700K / 6C = 2017 (Zen 1 8C)
9700K / 8C = 2018
5800X3D / 8C = 2022
Zen 6 (X3D) / 12C = 2026

Die Dual Core Ära war relativ kurz. 4C dann deutlich länger und 6/8C ebenfalls relativ lang.

[Der_Korken]

Bisher war vom Kernhunger in Spielen nicht viel zu sehen. Auf CB ist der 7800X3D gerade mal 7% schneller als der 7600X3D bei den Frametimes und da ist der 6%-ige Taktvorteil des Achtkerners (5,0 vs 4,7Ghz Boost) noch gar nicht eingerechnet. Der Vorteil durch 3D-Cache liegt stattdessen im Bereich von 30% im gleichen Testparcours.

https://www.computerbase.de/artikel/prozessoren/amd-ryzen-7-9800x3d-7800x3d-7600x3d-test.90308/#abschnitt_gamingbenchmarks

Der größte Ausreißer nach oben ist Anno 1800 mit +22%. Auf der anderen Seite ist der 9700X hier nur 5% schneller als der 9600X, d.h. ohne 3D-Cache sind die ganzen Kerne komplett latenzlimitiert. Das sieht man sofort am 9800X3D, der mal eben satte 45% schneller als der 9700X ist. In Starfield sind es +20% für den 7800X3D aber wieder nur +11% für den 9700X und >30% für den 3D-Cache.

Zeitlich wären 12 Kerne vom bisherigen Verlauf her zwar überfällig, aber wenn man den 3D-Cache als Evolutionsstufe in dieser Reihe sieht, dann passt zeitlich wieder alles. Vor allem würde die MT-Leistung ohne 3D-Cache größtenteils verpuffen. Die 2CCD-Modelle leiden natürlich alle unter dem geteilten Cache, sodass sich der 9950X quasi nie vom 9700X absetzen kann (außer in Cities Skylines 2, aber hier gibt es generell komische Anomalien).

Für mich wäre es ein großer Win, wenn AMD das CCX-Konzept im Desktop/Mobile loswerden kann bzw. es so gestaltet, dass es nicht diesen Bruch zwischen 1-CCD- und 2-CCD-Modellen gibt. Möglichkeiten wurden in den Speku-Threads immer wieder gebracht, z.B. den L3 vom CCD zu entkoppeln, was angesichts des immer schlechter skalierenden SRAMs ohnehin immer attraktiver wird. Mit advanced packaging wäre das theoretisch denkbar.

[amdfanuwe]

Ein 96MB Base L3 Chiplet wahlweise mit 1 oder 2 12Core CCD bestückt, wäre eine nette Idee.
Die CCD ohne L3 oder nur mit 24MB würde dann reichen.

Mal sehen, ob sich AMD da was neues einfallen läßt oder im altem Schema weiter macht.

[robbitop]

Die Gefahr beim herausnehmen des L3 aus dem CCX ist halt dass da ordentlich Latenz flöten geht. Und gerade die macht den aktuellen L3 so flott.

[Der_Korken]

Die Gefahr beim herausnehmen des L3 aus dem CCX ist halt dass da ordentlich Latenz flöten geht. Und gerade die macht den aktuellen L3 so flott.

Man wird aus Ausgleich da mindestens mal den L2 verdoppeln müssen. Ansonsten ist es halt die Abwägung, ob man auf ewig in diesem "lokalen Optimum Single-CCD" drinbleiben will und die CCX-Größe immer weiter mitzieht oder das Design radikal umstellt. Wir beide stoßen an genau dieser Stelle immer wieder aufeinander :D. Ich lass nochmal das Beispiel C2Q vs Nehalem da. Hier hat sich nicht nur die Latenz des letzten Caches ordentlich erhöht, sondern die Gesamtmenge ist von 2x6MB auf 1x8MB gesunken. Auch wenn der integrierte Speichercontroller von Nehalem hier sicher viel gerissen hat und der alte Conroe damit auch deutlich schneller gewesen wäre, wäre letzterer langfristig eine Sackgasse gewesen.

[Nightspider]

Ein paar Enthusiasten finanzieren aber nicht die Entwicklung.


Und die ganzen ersten Dual, Quad und HexaCores von Intel hat natürlich auch keiner gekauft. :rolleyes:

Damals gabs auch nicht viele Situationen wo die ausgereizt wurden.

[robbitop]

Beim L2 habe ich da nicht so viel Hoffnung dass das reicht. Sowohl bei SKL-X hat die Verdopplung des L2 nicht gereicht höhere Latenzen abzufangen als auch bei Arrowlake (sogar mit sehr großen L2 Caches verglichen zu den einst so flinken kleinen L2).
IMO ist die Mischung aus schierer Größe und dafür so kleiner Latenz beim L3 (insbesondere beim X3D) so wie sie ist schon ziemlich genial balanciert. Die Größe scheint für die Hitrate gut zu sein - da bringen dann auch 2 oder 3 mb L2 anscheinen wenig. Ggf müsste man wenn der L3 aus dem CCD soll nicht nur den L2 größer machen sondern auch den L3.
Aber ich bezweifle (intuitiv anhand der Experimente mit Cache Konfigurationen die wir die letzten 10 Jahre gesehen haben) dass man an die Geschwindigkeit der aktuellen Configuration mit X3D rankommen wird.

[Der_Korken]

Auf Basis von 8 Kernen auf keinen Fall. Da ist die aktuelle Config das "lokale Optimum", was ich meinte. Genauso wie Conroe in Dualcore-Anwendungen der King war mit seinen 6MB L2 (!) bei irgendwas um 15-17 Takte Latenz. Der Vorteil eines separierten L3 kommt erst zum Tragen, wenn man >16 Kerne verbinden will, die an einer gemeinsamen Aufgabe rechnen. Dann will man eher so ein Design haben wie AMD es schon mit dem IOD hat: Cache in der Mitte und variabel viele CCDs drumrum (und noch optional 3D-Cache auf den Basis-Cache gestackt). Davon sind wir aber wohl selbst mit Zen 6 noch zu weit entfernt, als dass sich das lohnt und ein einzelnes 12C-CCD ist der neue Sweetspot.

[basix]

Bisher war vom Kernhunger in Spielen nicht viel zu sehen.

Es kommt aber so langsam ;) Gibt viele neuere Spiele, welche alle Cores stark auslasten. Ich merke das mit dem 5800X3D gut mit einer 4090.

Wenn du mit den zusätzlichen Cores den kritischen Pfad aber nicht entlasten kannst, dann nützt es dir halt auch nichts. Schnelle ST Performance, grosse Caches und niedrige Speicherlatenzen werden hier immer gewinnen.

Ich sehe hier aber nicht die aktuellen Games an sondern:
- Generelle MT-Performance
- PS6 Generation Games

Da dürften 12C besser passen als 8C. Ist ja bei Zen 6 Release bereits Ende 2026 und kurz vor dem nächsten Konsolen-Zyklus.

[robbitop]

Auf Basis von 8 Kernen auf keinen Fall. Da ist die aktuelle Config das "lokale Optimum", was ich meinte. Genauso wie Conroe in Dualcore-Anwendungen der King war mit seinen 6MB L2 (!) bei irgendwas um 15-17 Takte Latenz. Der Vorteil eines separierten L3 kommt erst zum Tragen, wenn man >16 Kerne verbinden will, die an einer gemeinsamen Aufgabe rechnen. Dann will man eher so ein Design haben wie AMD es schon mit dem IOD hat: Cache in der Mitte und variabel viele CCDs drumrum (und noch optional 3D-Cache auf den Basis-Cache gestackt). Davon sind wir aber wohl selbst mit Zen 6 noch zu weit entfernt, als dass sich das lohnt und ein einzelnes 12C-CCD ist der neue Sweetspot.
Die Frage ist welche Software im Enduser Desktop PC wirklich an >8 Kernen arbeitet und zwar so dass alle Kerne zusammenarbeiten müssen (anstatt unabhängig voneinander). Im Moment sieht es ok aus ab 8 Kernen einfach mehr CCX zu verbauen - dadurch bekommt man ja trotzdem mehr Cores und es sieht so aus als wenn genug Aufgaben da sind die relativ unabhängiges Rechnen erlauben so dass der Nachteil mit lehrern CCX kaum zum Tragen kommt. Mit Zen 6 sollen es immerhin 12er CCDs werden mit dann 48 MiB L3. Zen 6C soll 32er CCDs bekommen - aber wahrscheinlich mehrere CCX. Aber ggf. wird es dann ein 16er CCX - aber Zen c typisch mit halbem L3 pro Core.

[Der_Korken]

Da fallen mir ehrlich gesagt nur Spiele ein und da habe ich ja gerade erst geschrieben, dass selbst 6 Kerne noch bestens laufen bis auf wenige Ausnahmen.

Ich wäre mir allerdings nicht so sicher, ob wir wirklich 48MB L3 sehen werden. Wenn die Kerne durch N3 nochmal um 35% oder so schrumpfen, dann nimmt der so gut wie gar nicht schrumpfende L3 schon relativ viel teuren Waferspace weg. Vielleicht sehen wir nur 3MB/Core, d.h. 36MB pro CCX. Dadurch würden die CCDs kaum in der Fläche wachsen und AMD könnte das Cache-Die entsprechend auf 72MB anheben, ohne dafür N4 zu benötigen.

[robbitop]

Aber selbst bei Spielen gibt es ja auch eine Menge unterschiedlicher Threads die ganz unterschiedliche Dinge unabhängig machen. Physik, Renderer, Sound, KI usw. Selbst da wird mit angenommenen Wachstums des Core Hungers IMO erstmal
nur wenig Malus für mehrere CCX vorhanden sein (bzw für die intra ccx latency).

Ich kann mir sogar gut vorstellen, dass selbst 4er CCX heute noch keinen signifikanten Nachteil in Spielen machen würden (bei gleicher L3 Cache Größe pro CCX - also bei einem 8 Kerner hätten wir dann 2x 32 MiB L3; gleichen Cores und gleichem Takt).
Aber mit den 8er CCX konnte man den nutzbaren L3 pro Core erhöhen ohne diesen pro CCD zu erhöhen. Das war sicherlich schon einer der größten Vorteile - und wird bei zukünftig steigender Corezahl auch wieder einer sein. Wenn man dann wirklich mal 12 oder 16 Cores pro CCD braucht, ist der Cache bei einem ccx für alle nutzbar und man spart performancenormiert Cache und damit Fläche. Man könnte bei 32 MiB bleiben und mehr Cores verbauen oder aber den L3 erhöhen (bzw vs 2x CCX wäre es keine erhöhung mit 1x 48 oder 64 MiB vs hypothetische 2x 32 MiB) für mehr Performance.

Mit der L3 Größe muss man mal sehen. IIRC hatte MLID was von 48 MiB gesagt.

[Der_Korken]

Ich kann mir sogar gut vorstellen, dass selbst 4er CCX heute noch keinen signifikanten Nachteil in Spielen machen würden (bei gleicher L3 Cache Größe pro CCX - also bei einem 8 Kerner hätten wir dann 2x 32 MiB L3; gleichen Cores und gleichem Takt).

Ich glaube die Aussage muss man mittlerweile verneinen. Der 9900X ist zwar nur leicht aber dennoch messbar hinter dem 9700X in Spielen und eher auf Niveau des 9600X. Auch der 9950X3D ist im Schnitt leicht hinter dem 9800X3D. Alles kein Beinbruch, aber hier kann man imho die Kosten von separierten CCXs messen.

[iamthebear]

Der Nachteil von 2 CCX is gravierend selbst wenn man doppelt L3 spendiert, da die Core 2 Core Latenzen ein echtes Problem sind.
Davon merkt man beim 9950X/7950X etc. nicht viel, da die Scheduler in den meisten Spielen mittlerweile so laufen, dass die nur 1 CCD aktiv genutzt wird.
Beim 9900X kann man den Effekt sehr gut beobachten. Der Verhält sich wie eine 6 Kern CPU und liegt (bei genügend TDP) hinter dem 9700X.

Falls wirklich ein 4 Core CCX verwendet wird so bedeutet dies vermutlich, dass nur mehr 4 Kerne (+ SMT) genutzt werden und den Sprung wird man merken.

Grundsätzlich wären 12 Kerne pro CCX für ein Midrange Gamingsystem schon höchste Zeit.

Ich habe jedoch die Vermutung, dass AMD Probleme hat die CCX über 8 Kerne hinaus zu skalieren ohne dass der Ringbus zum Bottleneck wird oder die Idle Verlustleistung durch die Decke schießt.
Bei Intel sieht man das ja sehr gut: Bis 8 Ringbus Stops war alles wunderbar. Mit Raptor Lake waren 12 Ringbus Stops noch möglich aber hat ihn auch zum extremen Saufkopf gemacht. Bei ARL hat man das Problem mit der Verlustleistung gelöst dafür war die Gaming Performance unterirdisch.

Ich vermute einmal AMD hat 12 Kerne mit dem Ladder Design nun einen guten Mittelweg gefunden aber ich denke nicht, dass wir so bald ein 16 Kern Desktop Gaming CCX sehen werden.

[robbitop]

Naja die CCX hat man ja nicht grundlos eingeführt. Skalierung von Teilnehmern in einer Fabric und Latenz sind halt diametrale Randbedingungen. Man sah am Intel Ringbus wie sich die Latenz verschlechterte je mehr Teilnehmer. Und bei den Mesh CPUs noch schlimmer. Die CCX waren dann der Kompromiss so dass man gut skalieren kann und wenigstens innerhalb eines CCX alles schnell ist.
Je mehr Kerne man da jetzt aber reintut desto mehr weicht man dessen Vorteil auf. Und irgendwann ist halt core to core überall lahm und nicht nur zwischen den CCX. :)
Ab einer gewissen Teilnehmeranzahl kann man es dann mit dem CCX auch sein lassen und eine große Fabric für alles nehmen. Mit den obigen Nachteilen.

Ich vermute, dass CCX mit limitierter maximaler Kernzahl pro CCX da ein guter Kompromiss ist.

Ich glaube die Aussage muss man mittlerweile verneinen. Der 9900X ist zwar nur leicht aber dennoch messbar hinter dem 9700X in Spielen und eher auf Niveau des 9600X. Auch der 9950X3D ist im Schnitt leicht hinter dem 9800X3D. Alles kein Beinbruch, aber hier kann man imho die Kosten von separierten CCXs messen.

Ok das stimmt und ergibt Sinn. :)

[Badesalz]

Wären die Nodes nicht langsam in der Lage Desktop-CPUs wieder weitgehend monolithisch zu bauen?
Wird die Richtung dafür sehr bald nicht aufgebrezelte APUs werden, statt reduzierte Epycs?

Also irgendwie hab ich da ganz kurz irgendwo schonmal die Nachtigall gehört-

Grundsätzlich wären 12 Kerne pro CCX für ein Midrange Gamingsystem schon höchste Zeit.Für Streamer, ja. Die fahren aber eh kein Midrange... Oder gibt es schon so viele Spiele die von 24 Threads feststellbar profitieren, daß man das langsam Midrange machen sollte?

[robbitop]

Die APUs sollen eher zukünftig auch mit chiplets gebaut werden ab Zen 6. Laut derzeitigem Gerüchtestand.

[Badesalz]

Ja, aber imho nicht wegen core flood.

[dildo4u]

Warum sollte AMD diesen Vorteil aufgeben Strix Halo scheint nicht besser zu Performen als Dual CCD Modelle.
Das Speicherinterface hilft Hauptsächlich der GPU.


Strix Halo vs 9950x3D

https://hothardware.com/reviews/amd-ryzen-9-9955hx3d-cpu-preview

[Badesalz]

Die Dual-CCD verglichen, bei gleicher TDP?

[dildo4u]

Sorry habe Blödsinn geschrieben Halo hat auch zwei 8 Kern Chips.

https://videocardz.com/newz/amd-ryzen-ai-max-300-strix-halo-reviews-are-here

[robbitop]

Was man bei Strix Halo aber sieht, dass der bessere Interconnect vs der regulären MCMs nicht wirklich Latenzvorteile zu bringen scheint. Kann aber gut sein, dass man die Fabric nicht entsprechend getunt hat um die bessere Interconnect auszureizen.

[dildo4u]

Geekbench sieht Halo vor 9950x3D könnte erklären warum Apple dort immer rockt das Speicherinterface spielt eine größere Rolle.

[robbitop]

Geekbench... ^^

[Badesalz]

Was man bei Strix Halo aber sieht, dass der bessere Interconnect vs der regulären MCMs nicht wirklich Latenzvorteile zu bringen scheint. Kann aber gut sein, dass man die Fabric nicht entsprechend getunt hat um die bessere Interconnect auszureizen.Vielleicht braucht das fürs Gleiche feststellbar weniger Energie?

@dildo4u
:uconf3:

[Nightspider]

Was man bei Strix Halo aber sieht, dass der bessere Interconnect vs der regulären MCMs nicht wirklich Latenzvorteile zu bringen scheint. Kann aber gut sein, dass man die Fabric nicht entsprechend getunt hat um die bessere Interconnect auszureizen.

Müsste man halt mit Anwendungen testen bei denen viel zwischen den zwei CCDs kommuniziert wird.

So rein synthetische Tests eignen sich dafür weniger, nehme ich mal an.

Bei den Ryzens haben wir es meist ja auch nur beim 12 Kern Model gesehen, wenn dann die 6 Kerne vom ersten CCD mal nicht ausgereicht haben und das 1. CCD auf das 2. CCD warten musste.
Also am besten wäre es Strix Halo mit 16 Kernen und den 9950X zu nehmen und bei beiden jeweils 4 Kerne auf jedem CCD zu deaktivieren, so das immer 4 Kerne pro CCD aktiv sind und dann die Taktrate auf 3Ghz zu normieren und Spiele laufen lassen.

[amdfanuwe]

Wären die Nodes nicht langsam in der Lage Desktop-CPUs wieder weitgehend monolithisch zu bauen?
Wird die Richtung dafür sehr bald nicht aufgebrezelte APUs werden, statt reduzierte Epycs?

Sieht für mich so aus, dass unter 10Core monolithische APUs zum Einsatz kommen.
Sähe dann das Portfolio für 2027 etwa so aus:
Desktop:
monolithisch 6 und 8 Core
Chiplet 10,12,20 und 24 Core. 12Core X3D dürfte der neue Gaming Star werden.

Mobile:
monolithisch 6 und 8 Core (Krackan Point Nachfolger)
Chiplet 10,12Core Strix Point Nachfolger
10,12,20 und 24 Core Range (wie Desktop Part)
10,12,20 und 24 Core Halo (dicke GPU)

[Badesalz]

Sollte man halt im Hinterkopf behalten, daß Chiplet kam, weil monolithisch an immer klarere Grenzen stieß.

Diese Grenzen haben sich seit den ersten solchen Produkten aber wieder spürbar verschoben. Trotzdem gibt es erstmal nur die Epyc-Verschnitte für heimische Desktops.
Einerseits goil ;) aber andererseits oft auch des Aufwands nicht wert :rolleyes:

Generisch gesehen hat Mono die Vorteile die es früher hatte auch heute nicht verloren.

[Nightspider]

Sollte man halt im Hinterkopf behalten, daß Chiplet kam, weil monolithisch an immer klarere Grenzen stieß.


Chiplets haben auch so viele Vorteile.

[Badesalz]

Dürften. Sonst würde man das nicht machen ;)

[latiose88]

ALso ja ich sehe das auch so.Ob es einen 12 Kern ohne Chiplet geben wird,muss sich noch zeigen.
Mit Glück ist das noch möglich,mehr wird es allerdings nicht und falls mal welche defekt sein werden,6 und 8 Kerner werden es auch in Zukunft noch geben.
Und wenn man es richtig anstellt,kann so ein 8 Kerner durchaus auch bei Anwendung was zerreisen.Klar ein 12 und 16 Kerner wird auch in Zukunft vorne sein aber ab einen gewissen Punkt ist der Abstand nicht mehr so weit weg.
Spannend wird es dennoch werden.Naja lassen wir uns einfach überraschen wie es weiter gehen wird.

[Gipsel]

Sollte man halt im Hinterkopf behalten, daß Chiplet kam, weil monolithisch an immer klarere Grenzen stieß.

Diese Grenzen haben sich seit den ersten solchen Produkten aber wieder spürbar verschoben.Ja, die Grenzen des Kostenvorteils verschieben sich bei neueren Nodes tendentiell zu mehr und kleineren Chiplets, wenn man den Interconnect im Griff hat, nicht zu monolithischen Chips. :rolleyes:

[Nightspider]

MLID:

Zen6 2.Halbjahr 26
CCDs in N2X
V-Cache 2-HI möglich
>6 Ghz Ziel
N3P IOD
2LP Cores im IOD

AMD soll wohl leichte Verzögerungen in Kauf nehmen um gleich mit N2 voll zuzuschlagen.

Er hat die ganze Zen6 Familie im Video aber manches kann noch rausfliegen bzw. sich ändern.
Das 12C CCD soll wohl 48MB L3 haben.

In N2X würde man die 12Kerne mit 48MB schätzungsweise auf ein gleich großes Chiplet wie bei Zen4 und 5 bekommen, selbst wenn L3 und L2 kaum schrumpfen.
Die Yields bei so einem kleinen 65-70mm² Chip dürften trotzdem gut sein für ein early node Chip.

Bei den CCD Chiplets dürften Defekte auch weniger kritisch sein, weil man die Chips mit 6-8 funktionierenden Kernen noch immer gut verwursten könnte.

Interessant wird auch wie schnell man V-Cache auf brandneue N2 Chips stacken kann.
Keine Ahnung ob TSMC schon so weit ist bald auch die neuesten Nodes zeitnah stacken zu können.

[rentex]

2. Halbjahr ist schon lang hin. Aber gut, Intel wird bis dahin ebenfalls nicht viel neues und entscheidendes bringen...gehe ich mal davon aus!

[robbitop]

Finde ich merkwürdig. Beim Serverchiplet macht 2 nm mehr Sinn als beim Desktopchiplet. Stand auf der geleakten abfotografierten Internen AMD Roadmap (die vor 1-2 Jahren von MILID geleakt wurde)für Zen 6 nicht sogar in 2/3nm? Bei Zen 5 stand 3/4nm. Server/Desktop.

[HOT]

Volles Risiko mit Tapeout direkt bei N2X Risc-Ramp. Irre. Dürfte aber nicht so schlimm werden, TSMC hat die Backside Powerdelivery ja gecancelt für N2P/X. Das ist jedenfalls das erste Mal (das ich erlebe), dass AMD Nr1 Neuabnehmer eines State-of-the-Art-Prozesses ist.

Gibt aber noch mehr interessantes. MLID zeigt in dem Video ein Bockdiagramm vom monolithischen Kraken Nachfolger der Medusa-Generation, der bleibt bei PCIe4 (!), hat vollen integrierten USB4-Support für 2 Ports, 2 Zen5c-LP-Kerne, offenbar 4 Zen6 und 8 Zen6c-Kerne und 4 RDNA4 WGPs, also 8 CUs. Nix RDNA3.5.

[rentex]

Und das Alles auf AM5!

[M4xw0lf]

Und das Alles auf AM5!

Wurde das irgendwann offiziell angekündigt?

[HOT]

Hat AMD das nicht sogar selbst bestätigt in irgendner Präsentation? Ich meine schon.

[dildo4u]

Wurde das irgendwann offiziell angekündigt?
Der Next-Gen Sockel sollte DDR6 nutzen der Leak spricht von DDR5.

Nur die Mobile Halo APU brauchen neue Sockel weil sie dickere GPU(48CU) bekommen Desktop bleibt bei 8CU.

Eine RDNA 4 CU ist massiv größer als RDNA 3.5 daher wird das Ding abgespeckt von Strix 16CU.

[HOT]

So, mal ne Liste machen :D.

-> Bumblebee N3C, 2+2c+2LP Zen6-Cores, 2-4CU RDNA4?, Ende27
-> MDS2 N3P, 2 o.4+4c Zen6, 2 Zen5LP, 4 oder 8CUs RDNA4?, irgendwann 27
-> MDS1 little N3P mon., 4+8c Zen6, 2 Zen5LP, 8CUs RDNA4, 26/27
-> MDS1 big N3P+N2P chipl., 12Zen6, 2Zen5LP, bis 16CUs RDNA4?, 26/27
-> MDS Halo N3P+N2P, 12-24 Zen6, 2 Zen5LP, 48CU RNDA4?, Ende27
-> Gator N3P+N2P, 12-24 Zen6, 2Zen5LP, 4CU RDNA4, schätz mal Ende27
-> Olympic N3P+N2X (oder P, dürfte ja der gleiche Prozess sein)
2 Configs:
1.) N3P+N2X, 12-24 Zen6, 2Zen5LP, 4CU RDNA4, noch in 26
2.) N6+N2X, 12 Zen6, ich denk mal 27

das hört sich für mich nach IOD-Recycling an, um im OEM-Markt nicht N3P für das IOD verballern zu müssen. Das Zen6-CCD scheint zusätzlich zur neuen Chiplet-Anbindung auch noch über das alte IFOP zu verfügen.
Auch wenn Tom das nicht bestätigen konnte gehe ich mal sehr sehr stark davon aus, dass Halo und big-MDS1 mindestens RDNA4 sind. Alles andere ergibt keinen Sinn, zumal MDS1 little und das Olympic-IOD ja offenbar auf jeden Fall RDNA4 ist und all diese Produkte in N3P produziert werden.

Ich würd also von meiner Warte aus folgende Specs für plausibel halten:
MDS1 big -> 16 CUs RDNA4
MDS2 -> 2+4c Zen6 + 4 CUs RDNA 3.5
MDS Halo -> 48CUs UDNA1

[rentex]

Wurde das irgendwann offiziell angekündigt?

Offiziell? Gute Frage.

[dildo4u]

Von AMD kommt nur Support bis 2027 aber nicht welche Generation.

https://www.computerbase.de/news/mainboards/plattform-support-amd-verspricht-fuer-den-sockel-am5-neue-cpus-bis-2027-plus.88346

[basix]

"2027+" um genau zu sein ;)

Zen 6 dürfte definitiv AM5 sein (DDR5 ist noch gut genug) und Zen 7 mit hoher Wahrscheinlichkeit auch. Grund: Zen 7 wird bei Desktop ebenfalls das neue IOD verwenden.

Zen 6 wir aus meiner Sicht wohl auch einen neuen Chipsatz bringen, welcher USB4 usw. nativ integriert hat. Und hoffentlich auch noch etwas stromsparender ist. Gibt es bei den aktuellen MoBos eigentlich noch die Chipsatz-Lüfter?

[HOT]

https://www.igorslab.de/amds-zen-6-medusa-ryzen-cpus-am5-unterstuetzung-bestaetigt-marktstart-fuer-ende-2026-geplant/

100% offiziell wird AMD das erst spät machen, aber es ist zu 99,9% davon auszugehen, dass Olympic AM5 wird.

[w0mbat]

Ich hoffe, Zen 6 unterstützt dann auch CU-DIMM. Gerne DDR5-8000+ mit guten timings.

[HOT]

https://www.pcgameshardware.de/Mainboard-Hardware-154107/News/Schnellerer-Speicher-Ryzen-8000-9000-unterstuetzen-CUDIMM-RAM-1456618/

[Nightspider]

Volles Risiko mit Tapeout direkt bei N2X Risc-Ramp. Irre. Dürfte aber nicht so schlimm werden, TSMC hat die Backside Powerdelivery ja gecancelt für N2P/X. Das ist jedenfalls das erste Mal (das ich erlebe), dass AMD Nr1 Neuabnehmer eines State-of-the-Art-Prozesses ist.

Damit würde man Intel und Apple die Rücklichter zeigen.

+50% Cores
+50% mehr L3
>=10% IPC
>10% Takt

Das sind schon alleine mind. 22% mehr SC Leistung und 83% mehr MT Leistung, wenn man jetzt von 6,1 Ghz ausgehen würde und 10% IPC Sprung.

Das ist genau die Monster CPU die ich für Squadron42 und Star Citizen wollte. :biggrin:

[w0mbat]

Dazu dann 64GB DDR5-10000+ CUDIMM (danke für den Hinweis @HOT) und ich könnte mich von meinem treuen 5800X3D trennen :D

[mczak]

https://www.pcgameshardware.de/Mainboard-Hardware-154107/News/Schnellerer-Speicher-Ryzen-8000-9000-unterstuetzen-CUDIMM-RAM-1456618/
Es gab da Aussagen dass Ryzen 8000/9000 CUDIMMs nur im "Clock Bypass Mode" unterstützen. Das bringt dann gegenüber herkömmlichen DImms ausser höheren Kosten genau gar nichts.
Aber auch wenn das so ist gehe ich davon aus dass das nächste IOD CUDIMMS dann richtig unterstützt.

[HOT]

Der Controller im 6nm-IOD ist eben etwas eingeschränkt, das ist vom neuen N3P-IOD aber nicht zu erwarten denke ich. Support ist ja da.

[basix]

News auf der Hauptseite zum MLID Video:
https://www.3dcenter.org/news/news-des-28-maerz-2025

[HOT]

... und mal wieder falsch. RDNA4 ist durch den Slide für MDS1 Little bestätigt. Wenn man schon die Informationslage übernimmt dann doch bitte vollständig. Man kann ja dazuschreiben, dass man Zweifel hat. Zudem ist Gator Range das gleiche wie Fire Range, also 2 CCDs. Zudem gibt es Medusa1 Litte und Big und zusätzlich den deutlich kleineren Medusa 2. Was Leo da gebastelt hat ist nicht das, was Tom geleakt hat.

[Badesalz]

Das ist genau die Monster CPU die ich für Squadron42 und Star Citizen wollte. :biggrin:Auf wieviel bestätigten Threads laufen die? Das was die Engines können ist imho nicht zwangsläufig das was der TaskManager zeigt, wie der MS Scheduler diese über die Kerne hin und her scheucht.

[Complicated]

... und mal wieder falsch.
Stimmt - ich frag mich des öfteren ob ich da die selbe Quelle gesehen habe wie Leo.

[basix]

Ihr tut Leo unrecht. Er verwendet meistens die Übersichtsfolien von MLID und dort steht das gleiche wie in der News ;)
https://youtu.be/970JyCapx8A?t=1185

[HOT]

Da sind MDS1 big und little und MDS2 aufgeführt.

[basix]

Also ich sehe bei der verlinkten MLID Folie MDS1 (Medusa Big), MDS2 (Medusa Little) und MDS3 (Bumblebee). Ich weiss nicht was du dort siehst ;)
Den einzigen Fehler von Leo den ich auf die schnelle sehe ist, dass Gator Range wohl auch 2x 12C CCD verwenden kann.

[HOT]

Er hat da zwar auch ein "/or" reingeschrieben, aber im Video hat er klar gesagt, dass das zwei unterschiedliche Dies sind bei Medusa 1.
1.) Medusa 1 big -> 12big Core-CCD also Chiplets (davon gibts ja auch das Mockup), bis zu 16CUs, N2P+N3P (klar Nachfolger von Gorgon big)
2.) Medusa 1 little -> 4+8c Cores monolithisch, bis zu 8 CUs, N3P, davon handelt sein Diagramm im Video (klar Nachfolger von Gorgon little)
Es sind also klar zwei unterschiedliche Dies bei Medusa 1

Medusa 2 und Halo kommen später in 27, sind also Nachfolger von kleineren und größeren APUs und Bumblebee ist ein reiner Mendocino-Nachfolger.

https://videocardz.com/newz/amd-ryzen-9000g-apus-for-am5-socket-expected-launch-in-q4-2025

Wieder neue Info, Gorgon kommt als Ryzen 8k-Nachfolger in Q4, nur 9000 ist mal wieder Blödsinn, der wird sicherlich auch in AM5 dann als Ryzen AI 400 launchen. Und es wird mMn auch kein Strix sein sondern Gorgon little AKA Kraken.

[Complicated]

Den einzigen Fehler von Leo den ich auf die schnelle sehe ist, dass Gator Range wohl auch 2x 12C CCD verwenden kann.
Korrekt, ich bezog mich auf Gator Range, der als 12-Core Nachfolger von Fire Range (max. 2xCCD), in Leos Tabelle gelistet ist. Gator Range ist bei MLID als 26-Core (2xCCD+2LP-Cores) genannt.
Siehe Anfang der Folie:
https://www.tweaktown.com/news/104279/amds-next-gen-zen-6-desktop-cpu-leak-over-6ghz-clock-speeds-with-tsmc-n2x-process-node/index.html

@Hot
Ich denke du bringst hier die Big/Little Bezeichnungen von MLID durcheinander mit den möglichen Varianten der jeweiligen SKU-Klasse.
Wo du zwei unterschiedliche Dies raus liest, lese ich klar, dass keine der Varianten wirklich im Markt ankommen muss und die Kandidaten noch evaluiert werden.
Kann gut sein, dass es am Ende sogar zwei werden, doch MLID hat das nicht gesagt.
Er startet ja auch die Folie mit eben diesem Hinweis: Jede der spekulierten Varianten kann in der derzeitigen Phase der Entwicklung noch gestrichen werden.
Und es werden sicherlich einige davon gestrichen.

Edit:
Allerdings hat Leo auch den "potential Little Medusa Halo" mit 192/128-Bit und 24 CU unterschlagen ;)
Ich würde in der Tabelle tatsächlich bei diesem Infostand am ehesten zu einer Tabelle mit "Und/Oder" anstatt reinem "oder", "und" tendieren.

[robbitop]

Zen 6 LP
https://www.youtube.com/watch?v=CcXN9xoXwns&t=691s

Soll in der Auslegung ein richtiger Little Core werden. Also weniger Verbrauch als ein Intel E Core aber noch über Apples Little Core. Siehe Übersicht im Anhang.

50-60% des Takts der großen Kerne. Also ~2,5-3,5 GHz
65-75% der IPC der großen Kerne

Das klingt relativ zu Intels E Cores etwas anämisch (wir reden hier also von <40% der Leistung des Zen 6 Desktopprodukts!) ABER: Intels E Cores sind aufgrund ihrer gar nicht mehr so "efficiency" Auslegung auch eher "economy" cores als "efficiency" cores. Das hier sieht eher so aus wie Little Cores done right. Für die große Performance gibt es große Cores. Aber die skalieren nicht unendlich nach unten. Und genau dafür setzt man dann Cores ein die massiv weniger verbrauchen, natürlich auch deutlich langsamer sind aber insgesamt was Perf/W angeht sehr konkurrenzfähig sind. So wie Apples little cores.

Wohl zunächst ähnlich eingesetzt wie Intels LP-E Cores. Also CCDs schlafen legen und LP-E Cores im IOD dann für background tasks, idle usw. Damit dürfte die Akkulaufzeit für Notebooks nach oben gehen und auch Chiplets für AMDs APUs effizienter werden. Das passt dazu dass die Zen 6 APUs Chiplets werden sollen.

Weiterhin könnten solche Zen LP Cores aber auch hervorragend für Geräte sein, die wirklich niedrige TDPs brauchen. Zum Beispiel wäre ein Switch / 2 ariger Handheld damit dann auch möglich. Also viel leichter und dünner als das Steamdeck da der SoC eher so bei 5-8W liegen muss. Und da brechen alle APUs überproportional zur Leistungsaufnahme mit der Performance ein derzeit. Skaliert einfach total schlecht.
Mit LP Cores könnte man da immer noch brauchbare Leistung liefern und das enge TDP Korsett dann eher zur CPU shiften. Da wäre in 4 nm sicherlich Steam Deck Leistung mit 5-8W drin.
Auch wäre es für ein Steam Deck 2 ggf. interessant. Valve vertritt den Standpunkt dass 15W TDP Maximum sind und sie so viel wie möglich Akkulaufzeit haben wollen. Mit Zen 6 LP Cores (entweder 8 davon oder im Mix mit C Cores - also zB 2-4 Zen 6c + 4-6 Zen 6LP) könnte man aus der TDP eben mehr für die GPU herausholen. Und die gewünschte Akkulaufzeitverlängerung relativ zum OLED Deck könnte man aus dem Akkuwachstum den gerade alle mitmachen auf 80Wh gewährleisten.

Total aufregend. Aber: ich hoffe für AMD, dass sie sich damit nicht verheben. Mehr Core Typen bedeutet auch einen gewissen Fokus Verlust und wieder mehr und größere Teams. Apple hat das bisher gut gestemmt bekommen aber bei Intel ging es im CPU Bereich ja nur noch nach unten.

[HOT]

Wie kommst du darauf? Der hat VOLLE Performance UND SMT, er ist nur sehr niedrig getaktet. Das ist ja die Message von seinem Video und deswegen hält er das für so wichtig. Dem würde ich jedoch nicht zustimmen, es ist eine gute Idee, sowas als LP-Core zu nutzen und es ist ein großer Vorteil, dass das ein "big-"Core ist und deshalb nicht sofort Trockenläuft sobald auch nur ein bisschen Last kommt.

[robbitop]

Schau das Video da wird das gesagt und steht da auch. Das ist nicht Zen 6C sondern LP.
Damit man so weit runter skalieren kann muss da wesentlich mehr passieren als nur niedriger takten. Das macht ja bereits der Zen c.

[mboeller]

Zen 6 LP

50-60% des Takts der großen Kerne. Also ~2,5-3,5 GHz
65-75% der IPC der großen Kerne


Dein Bild zeigt die LP-Kerne bei "genau" 1w (genau auf der gestrichelten Linie, die <1w und >1w trennt). Ob das pro Kern ist oder für 2-4 Kerne gilt (???) die anderen Watt-Angaben der ZEN-Kerne gelten auch immer für mehr als nur 1 Kern.

1w für 2,5-3,5GHz + 1-4 Kerne finde ich jetzt nicht so schlecht.

[HOT]

Na ja ich hab das eh nie für so relevant gehalten, er bläst das ganz schön auf.

[latiose88]

sowas für kleines Gerät also PC, wäre durchaus interessant und dann sogar sparsamer als die Mini PCs von Intel wo die CPU maximal 20 Watt unter lässt zieht. Damit dürfte wohl endlich ein 10 Kerner ganz geschlagen werden bei der allcore Leistung mit so wenig Watt wie möglich. Also ich freue mich auf die Zukunft. Mit so ner guten cpu dürfte ein i7 6950x ohne ht geschlagen werden bei der multicore. Also ich sehe da ne rosige Zukunft.

[Zossel]

Wohl zunächst ähnlich eingesetzt wie Intels LP-E Cores. Also CCDs schlafen legen und LP-E Cores im IOD dann für background tasks, idle usw.

Spezielle Cores für idle? Können die dann nur den "HLT" Befehl?

[iamthebear]

Zen 6 LP

Es ist Zen 5 LP und die Vergleiche wurden auch gegen Zen 5 gemacht.

Soll in der Auslegung ein richtiger Little Core werden. Also weniger Verbrauch als ein Intel E Core aber noch über Apples Little Core. Siehe Übersicht im Anhang.

Dabei bitte bedenken:
MTL LPE war noch in N6 gefertigt
Lunar Lake LPE waren deutlich performanter

50-60% des Takts der großen Kerne. Also ~2,5-3,5 GHz
65-75% der IPC der großen Kerne

Ich habe das Ganze einmal mit dem Lunar Lake Review von David Huang verglichen. Der hat damals unter Anderem Zen5, Lunar Lake P und LPE so wie MTL P und E Coires getestet (Übersetzer nehmen):
https://blog.hjc.im/lunar-lake-cpu-uarch-review.html

Die Untere Grenze (50% Takt, 65% IPC) würde in spec int exakt dem Niveau der MTL LPE Cores entsprechen.

Lunar Lake LPE Cores kommen bei 1W/Kern auf ca. 3GHz ähnlich wie Zen5 LP haben aber ca. 90% IPC und sind somit eine ganz andere Kategorie.
Von daher reißen mich die werte von Zen5 LP nicht unbedingt vom Hocker.

Wohl zunächst ähnlich eingesetzt wie Intels LP-E Cores. Also CCDs schlafen legen und LP-E Cores im IOD dann für background tasks, idle usw. Damit dürfte die Akkulaufzeit für Notebooks nach oben gehen und auch Chiplets für AMDs APUs effizienter werden. Das passt dazu dass die Zen 6 APUs Chiplets werden sollen.

Ja soi sehe ich das auch. Die Effizienzndes Kerns selbst muss hierfür ja nicht einmal besonders toll sein. Das Problem im Idle ist ja nicht der Energieverbrauch des Kerns sondern dass der ganze Ring auf Volldampf mitläuft.

Weiterhin könnten solche Zen LP Cores aber auch hervorragend für Geräte sein, die wirklich niedrige TDPs brauchen. Zum Beispiel wäre ein Switch / 2 ariger Handheld damit dann auch möglich. Also viel leichter und dünner als das Steamdeck da der SoC eher so bei 5-8W liegen muss. Und da brechen alle APUs überproportional zur Leistungsaufnahme mit der Performance ein derzeit. Skaliert einfach total schlecht.

Für echte PC Gaming Workloads werden die Dinger nicht allzu viel taugen. Erstens sind 2 Kerne (vor allem wenn niedrig getaktet und mit geringer IPC) für aktuelle Spiele zu wenig und zweitens wird da nicht viel Cache dahinter stehen d.h. es wird der Speicherbus deutlich mehr strapaziert was weder für die iGPU Performance noch für den Energieverbrauch gut sein wird.

Total aufregend. Aber: ich hoffe für AMD, dass sie sich damit nicht verheben. Mehr Core Typen bedeutet auch einen gewissen Fokus Verlust und wieder mehr und größere Teams. Apple hat das bisher gut gestemmt bekommen aber bei Intel ging es im CPU Bereich ja nur noch nach unten.

Eine andere Wahl hat AMD sowieso nicht wenn sie in den Business Laptopmarkt sonst können sie mit Intels CPUs seit Lunar Lake beim Idle Verbrauch nie mithalten.

Dass reguläre P Cores notwendig sind steht denke ich außer Zweifel.

Und die dense Kerne brauchen sie für den Datacenter Bereich. Hier ist das Design ja nicht grundsätzlich neu. Das dürften einfach nur die HD statt High Performabce Libraries sein.

Wie kommst du darauf? Der hat VOLLE Performance UND SMT, er ist nur sehr niedrig getaktet. Das ist ja die Message von seinem Video und deswegen hält er das für so wichtig. Dem würde ich jedoch nicht zustimmen, es ist eine gute Idee, sowas als LP-Core zu nutzen und es ist ein großer Vorteil, dass das ein "big-"Core ist und deshalb nicht sofort Trockenläuft sobald auch nur ein bisschen Last kommt..

Der hat alles andere als "volle" Performance. Laut den Daten die er gepostet hat landet das Ding irgendwo zwischen Meteor Lakes LPE und E Cores.

Dein Bild zeigt die LP-Kerne bei "genau" 1w (genau auf der gestrichelten Linie, die <1w und >1w trennt). Ob das pro Kern ist oder für 2-4 Kerne gilt (???) die anderen Watt-Angaben der ZEN-Kerne gelten auch immer für mehr als nur 1 Kern.

1w für 2,5-3,5GHz + 1-4 Kerne finde ich jetzt nicht so schlecht.

Wenn ich mir die Werte der anderen Kerne so ansehe ist klar, dass Verbrauch pro Kern bei Maximaltakt gemeint ist. Wobei der Unterschied in der Oraxis gar nicht so groß sein sollte denn "Maximaktakt" der LP Kerne ist mit Sicherheit nicht hochgeprügelt über 1.4V

Spezielle Cores für idle? Können die dann nur den "HLT" Befehl?

Wir reden hier vom busy idle. Also nicht einem klinischen Benchsystem eines Reviewers sondern von normalen Alltagslasten wo Outlook, Discord, Virenscanner etc. im Hintergrund laufen. Daneen vielleicht noch ein Browser mit 3 offenen Tabs und im Vordergrund eine Worddatei wo ein bisschen herumgescrollt wird.
Nichts davon erzeugt eine nennenswerte Last auf den Kernen aber es ist genug um diese davon abhält herunterzutakten.

[basix]

Total aufregend. Aber: ich hoffe für AMD, dass sie sich damit nicht verheben. Mehr Core Typen bedeutet auch einen gewissen Fokus Verlust und wieder mehr und größere Teams. Apple hat das bisher gut gestemmt bekommen aber bei Intel ging es im CPU Bereich ja nur noch nach unten.

Ich finde Zen X LP eine sinnvolle Ergänzung ihres Portfolios. Niedriglastbetrieb ist für viele PCs wesentlich häufiger als Vollast-Betrieb (Webseiten-Scrolling, Musik/Video abspielen & streamen, Office). Und wer weiss, es öffnet evtl. noch andere Mobile SoC Use Cases (Handhelds, Tablets, Smartphones?).

Bei den Core Typen ist es vor allem relevant, wie stark sie sich unterscheiden. Ist alles identisch und man skaliert primär FPU sowie Cache- & Register-Grössen und optimiert das physische Design auf maximale Density ist das weniger Aufwand als wenn man z.B. nur noch 1x Instruction-Decoder verwendet oder die Branchprediction anpasst. Vielleicht ist Zen 6 LP ein exakt halbierter Zen 6c Core (Halbierte FPU, Single Decoder, halbierte Register-Grössen, halbierter L2$ und evtl. kein SMT?). Vielleicht lässt man den L3$ weg und shared den L2$ über mehrere Cores? Das wäre aber alles viel mehr R&D Aufwand verglichen mit "einfachem" runterskalieren der Core-Strukturen.

[rentex]

https://wccftech.com/amd-zen-6-based-ryzen-medusa-cpus-feature-two-imcs-changes-ddr5-memory-orientation/

?

[Gipsel]

https://wccftech.com/amd-zen-6-based-ryzen-medusa-cpus-feature-two-imcs-changes-ddr5-memory-orientation/

?Irgendwie ergibt das nicht wirklich Sinn, was die da schreiben.

[basix]

Das einzige was man allenfalls rauslesen kann ist, dass es "zwei IMC" oder zumindest zwei verschieden IMC Settings geben wird. Einer davon ist für 1DPC optimiert. Alles andere ist irgendwie Konfus.

Es ist ja klar, dass je nach Topologie auf dem Board (Single-DIMM Slots pro Channel, Daisy Chain, T-Topologie) die Performance unterschiedlich ist. Wieso man aber von A1/B1 auf A2/B2 wechseln soll erschliesst sich mir nicht. Signalreflexionen sind anders zwischen x1 und x2 aber x2 soll besser sein? ASUS Nitropath ist irgendwie schlüssig, wieso das besser ist. Hier sehe ich es gerade nicht. Aber wer weiss, vielleicht gibt es da irgend einen neuen Trick. Und gibt es überhaupt Boards, die die Slots mit A0/B0 bezeichnen?

[DozerDave]

Ihr versteht das nur nicht.

Die clickbait-(tech)-YouTuber haben da voll den Durchblick:
7bTnqpgTAe8

Da kommt bestimmt noch ein MLID-Video in dem er erklärt, dass er diese Info "bewusst" zurückgehalten halt und schon vor Monaten wusste...

[basix]

Ah jetzt verstehe ich. Dual Memory Controllers heisst halbierte Speicherlatenz :D

[w0mbat]

Zen 6 ist also N2. Und das noch vor Apple. Es wird spannend!

[HOT]

Apple soll in 26 den A20 und M5 in N2P anbieten, AMD ist offenbar genau so auf N2P/X unterwegs.

https://www.techpowerup.com/335470/amd-achieves-first-tsmc-n2-product-silicon-milestone

Gab offenbar das Tape Out des CCD. 5 Quartale noch... AMD ist also wirklich der erste.

[dildo4u]

Zen 6 ist also N2. Und das noch vor Apple. Es wird spannend!
Kann es nicht verschiedene Versionen geben?
Zen 5 gibt es in 4 und 3nm.

https://www.tomshardware.com/pc-components/cpus/amd-announces-3nm-epyc-turin-launching-with-192-cores-and-384-threads-in-second-half-of-2024-54x-faster-than-intel-xeon-in-ai-workload


Wäre omo Blödsinn wenn die Consumer Chips nur in Taiwan gefertigt werden können.

[HOT]

Unwahrscheinlich. Das erste Tape Out wird sicherlich das 24c-Die sein und MLID hat N2 für das ja auch schon geleakt. Außerdem steht da ja, dass die in Arizona vom Band laufen sollen, also stellt TSMC dort wohl auf N2 um. Das passt ja auch zu der Nachricht, dass TSMC dem Drängen der US-Regierung nachgegeben hat und auch N2 in den USA fertigen will.

[Nightspider]

Dann bitte noch die UDNA5 Compute Tiles in N2P/X und dann wird das nächstes Jahr ein richtiges Schlachtfest.

[amdfanuwe]

@hot: Welches 24 Core Die? Nach meinem Gerüchtekenntnisstand soll es ein 32 Core ZEN6c werden.
Und les die Artikel sorgfältiger. Da steht EPYC 5th Generation, also aktueller ZEN5 in 4nm, startet in Arizona.

Ich denke, 2nm wird erstmal nur für 32 Core ZEN6c und UDNA5 für MI400 verwendet.
Client in 3nm.

[Nightspider]

Wenn AMD gute Erfahrungen mit 3nm bei Zen5c gemacht hat und man die relative Cachegröße auf dem Die nicht weiter erhöht und stattdessen mehr Cache Dies darunter stapelt,spricht nichts dagegen auch die 12nm Chiplets gleich in 2nm zu bringen.

Man kann viele Vorteile mitnehmen durch den besseren Prozess.

[w0mbat]

Unwahrscheinlich. Das erste Tape Out wird sicherlich das 24c-Die sein und MLID hat N2 für das ja auch schon geleakt. Außerdem steht da ja, dass die in Arizona vom Band laufen sollen, also stellt TSMC dort wohl auf N2 um. Das passt ja auch zu der Nachricht, dass TSMC dem Drängen der US-Regierung nachgegeben hat und auch N2 in den USA fertigen will.
Wie kommst du auf Arizona? N2 kommt nur aus Taiwan.

[HOT]

@hot: Welches 24 Core Die? Nach meinem Gerüchtekenntnisstand soll es ein 32 Core ZEN6c werden.
Und les die Artikel sorgfältiger. Da steht EPYC 5th Generation, also aktueller ZEN5 in 4nm, startet in Arizona.

Ich denke, 2nm wird erstmal nur für 32 Core ZEN6c und UDNA5 für MI400 verwendet.
Client in 3nm.

Sorry, 12 Kern CCD. Es soll auch später, also in 27, noch ein 32 Kern CCD folgen. Gemeint ist jetzt aber zu 99% nicht das 32 Kern-CCD. MLID hat eindeutig geleakt, aus mehreren Quellen bestätigt (natürlich nur bei ihm), dass das 12c -CCD N2X/P wird, schon vor Wochen, und jetzt haben wir das Tape Out, das passt einfach zu gut. Klar, im Marketing möchte man natürlich nichts bestätigen und schreibt nur was von Venice, aber das CCD ist ja für alle Produkte.

Wie kommst du auf Arizona? N2 kommt nur aus Taiwan.

Das kingt für mich aber so, als wenn N2 aus Arizona kommen soll:

https://www.techpowerup.com/335470/amd-achieves-first-tsmc-n2-product-silicon-milestone

Ist natürlich nicht eindeutig formuliert, da Marketingblabla. Aber selbst wenn die aus Taiwan kommen, na und?

Dann bitte noch die UDNA5 Compute Tiles in N2P/X und dann wird das nächstes Jahr ein richtiges Schlachtfest.

Da geh ich mal stark von aus, aber erst in 27.

[amdfanuwe]

dass das 12c -CCD N2X/P wird, schon vor Wochen, und jetzt haben wir das Tape Out, das passt einfach zu gut. Klar, im Marketing möchte man natürlich nichts bestätigen und schreibt nur was von Venice, aber das CCD ist ja für alle Produkte.
Sorry, das hatte ich schon wieder vergessen , das Alter :redface:
Ich denke aber nicht, dass dieses 12 Core Die im Server verwendet wird.
Wegen der FanOut Anbindung.
Könnte mir auch vorstellen, dass auch noch ein 8C Die mit IFOP kommt.

Also
32 Core 2nm ZEN6c Server 128 bis 256 Core IFOP
8 Core 3nm ZEN6 (X3D) Server 8 - 128 Core IFOP, Desktop 6,8,16 Core IFOP
12 Core 2nm ZEN6 Desktop/Mobile 12, 20 und 24 Core FanOut

[HOT]

Klar wird der auch in Server verwendet, was denn sonst :freak:. IFOP muss er ja auch haben, wenn er zusätzlich für günstige CPUs mit dem bisherigen IOD laufen soll. Der hat beides.

Ich würd mal darauf tippen, dass 580 und 580X3D (1 12c CCD) sowie die 590/5X (2 CCD) das neue 8 CU-IOD bekommen und alle darunter beim jetzigen IOD bleibt.

[w0mbat]

Das kingt für mich aber so, als wenn N2 aus Arizona kommen soll
AMD schreibt:
Separately, AMD announced that it has successfully validated the silicon of its 5th Generation EPYC processor produced by TSMC at its Fab 21 facility near Phoenix, Arizona. As a result, some of the company's current-generation EPYC CPUs can now be produced in the U.S.

Arizona kann kein N2, da läuft N3E/P.

[Nightspider]

Was spricht jetzt gegen FanOut für EPYC ?

Wenn man die 6 FanOut Verbindungen bei einer "günstigen" Radeon 7900XTX und XT hinbekommen hat vor 2 Jahren, dann kriegt man das doch auch bei arschteuren EPYC Prozessoren mit 8 bis 12 CCDs hin.

Vor allem wenn die Desktop SKUs eh schon FanOut haben. 256 Kern CPUs freuen sich auch über effizientere Verbindungen und höhere Bandbreite.

Und wenn ich mich nicht irre werden die zwei IO Chiplets eh schon mindestens mit FanOut verbunden.

IFOP muss er ja auch haben, wenn er zusätzlich für günstige CPUs mit dem bisherigen IOD laufen soll. Der hat beides.


Wat? :confused:

Da soll nix mit dem bisherigen uralten IOD laufen. Und günstig wird da erstmal sowieso nichts mit N2(X) und 12C Chiplet.

Bei der Zen6 Generation will man Dinge vereinheitlichen und nicht komplizierter machen.

[HOT]

MLID hat gepostet, dass es auch ein N6-IOD geben soll für günstige Produkte. Ich würde sagen, das ist das bisherige, in jedem Falle ist das sehr verdächtig. Ich wüsste auch absolut nicht, was dagegen spechen sollte, dass das Teil einfach beides kann. Das Zen4 CCD kann auch beides, MI300A und normales IFOP.

w0mbat
Wie gesagt, spielt ja auch keine Rolle, ob Taiwan oder USA.

[Nightspider]

Nein er sagte die kleineren Varianten seien monolithisch und in N3P oder N3C.

[HOT]

Unsinn, er sagte für Desktop gibt es neben dem N3P-IOD auch ein N6-IOD. Die monolithischen sind rein mobil.

[robbitop]

Er hat auch was von einem N6 IOD gesagt für eine Zen 6 SKU.

[Nightspider]

Tatsache, habs 2 mal übersehen.

Aber auch da steht nirgends, dass das alte IO Die weiter verwurstet wird.

Es macht Sinn alle Varianten mit FanOut zu bringen und vielleicht wird der neue IO nur stark beschnitten parallel in N6 aufgelegt. Mit einem FanOut Link für nur ein CCD, mit weniger USB und PCIe Ports und Lanes.
N3P IOD vielleicht mit PCIe6.0 und N6 IOD mit 5.0 usw usw.

Und der N6 IOD bekommt dann vielleicht nur die verkrüppelten 4-8 Kern CCDs.
Beim N2P/X dürfte nächstes Jahr sowieso erstmal mehr Salvage "Müll" abfallen als bei Zen 3, 4 und 5.
Bei Zen2 gabs damals auch wegen dem neuen N7 Prozess mehr Salvage Chips die verwurstet wurden als 4C/4T Varianten usw. (Ryzen 3 2200 usw)

[amdfanuwe]

Ich wüsste auch absolut nicht, was dagegen spechen sollte, dass das Teil einfach beides kann. Das Zen4 CCD kann auch beides, MI300A und normales IFOP.
MI300A/C sind gestacked, kein FanOut.
Für Strix Halo gibt es ein eigenes Die nur mit FanOut.
Also eher 2 Dies als eines mit beiden Interfaces.

Bei MI300 wollte AMD FanOut Package verwenden, hatte aber wohl Probleme damit wegen der Größe, weshalb es dann ein teurerer Si-Interposer wurde.
Ob AMD das schon für Venice im Griff hat???

Ich denke jedenfalls, dass es noch ein billiges N3 Chiplet mit billiger IFOP Anbindung für günstige Server und Desktops geben wird.

Die teuren 12 Core 2nm CCDs sind dann den hochpreisigeren Desktop und Mobile SKUs vorbehalten.
Darunter dann noch die Monoliten.

[KarlKastor]

Klingt nach zu vielen verschiedenen Chips. Der Marktanteil bei AMD ist nicht plötzlich gigantisch, dass man so weit diversifizieren muss.
Für den low-cost Markt kann man weiterhin Zen 5 verkaufen.

[Oranje7]

Mal ehrlich weil ich mittlerweile völlig den Pberblick verloren habe:

Viele viele verschiedene Chips hat AMD aktuell aktiv im Markt?
Früher war es ja mal 1x CPU-Chiplet und 2x IOD (Server,Desktop) und 1x Mobile

[OgrEGT]

Mal ehrlich weil ich mittlerweile völlig den Pberblick verloren habe:

Viele viele verschiedene Chips hat AMD aktuell aktiv im Markt?
Früher war es ja mal 1x CPU-Chiplet und 2x IOD (Server,Desktop) und 1x Mobile
https://de.m.wikipedia.org/wiki/Zen_5

[memory_stick]

Schlechte Übersicht, Granite Ridge ist z.Bsp definitiv kein Prozesorkern, das ist ein Code name für eine Produktkonfiguration, basierend auf 1-2x CCD die (Codename vergessen) in 4nm und 1x IOD in 6nm.

Für Zen5 also:
- CCD Zen5
- Desktop IOD
- Strix die
- Strix halo IOD/GPU
- Strix Halo CCD (Architektur und konfiguration gleich wie standard Zen5 CCD, aber andere physische implementation, hauptsächlich beim interface an den IOD)
- Zen5c CCD für Turin Dense (192C server cpu)
- Server IOD gross

Dazu natürlich noch ältere Dies aus Zen4 und Zen3 Generation

[Oranje7]

danke @memory_stick

Weil genau so Übersichten wie sie Ogr verlinkt hat haben mich verwirrt.
Also war/ist bislang eigentlich nur Strix Halo ein echter Ausreisser buw. Extrawurst

[basix]

Hello N2 CCD:
https://ir.amd.com/news-events/press-releases/detail/1245/amd-achieves-first-tsmc-n2-product-silicon-milestone
https://ml.globenewswire.com/Resource/Download/ad5a4173-91fc-43cf-9833-8feeea9330e1?size=3

[stinki]

Es gibt bei Zen5 eigentlich drei Kategorien von Chips CCDs, IODs und monolithische APUs:

CCDs:
- "standard" Zen5 8-Core CCD
- 16-Core Zen5c CCD für Turin dense (192C Server cpu)
- Strix Halo CCD (Architektur und Konfiguration gleich wie "standard" Zen5 CCD, aber andere physische Implementation, hauptsächlich beim interface an den IOD)

IODs:
- Desktop IOD
- Server IOD gross
- Strix Halo IOD (mit "big" GPU)

APUs:
- Strix Point die (4C+8c Cores)
- Krackan Point die (4C+4c Cores)

[Gipsel]

Für Zen5 also:
- CCD Zen5
- Desktop IOD (identisch zur Zen4-Version, also nicht neu)
- Strix Point die
- Krackan Point Die
- Strix Halo IOD/GPU
- Strix Halo CCD (Architektur und konfiguration gleich wie standard Zen5 CCD, aber andere physische implementation, hauptsächlich beim interface an den IOD)
- Zen5c CCD für Turin Dense (192C server cpu)
- Server IOD grossKleine Ergänzung.
Edit: Hatte die letzte Seite nicht gesehen.

[Zossel]

CCDs:
- "standard" Zen5 8-Core CCD
- Strix Halo CCD (Architektur und Konfiguration gleich wie "standard" Zen5 CCD, aber andere physische Implementation, hauptsächlich beim interface an den IOD)

Ich gehe nach wie vor davon aus das es sich um das selbe Die handelt.
Es wird lediglich eine andere Steckdose an dem Die für unterschiedliche Zielprodukte genutzt.

[HOT]

Nope, das Strix CCD ist zwar in sehr vielen Belangen gleich, aber das Interface ist anders, auch physisch und damit ein paar mm² größer. Das ist ein Prototyp-Feldtest für die Medusa/Olympic-Generation. Ob das CCD aber auch IFOP kann ist unbekannt, aber ich würde sagen ja, denn so kann man die schlechteren, nicht effizienten Dies einfach im Destkop verkaufen.

[w0mbat]

Strix Halo ist ein neues tape-out, das habe ich bestätigen können.

[HOT]

Heutige Generation:

Zen5 CCD -> 8+0+0+0
Zen5 Halo CCD -> 8+0+0+0
Zen5 large CCD -> 0+16+0+0
N6-IOD -> 0+0+0+2
Halo IOD -> 0+0+0+40
Turin IOD
Strix -> 4+8+0+16
Kraken -> 4+4+0+8


Die nächste (und große Teile der übernächsten) Generation:

Olympic CCD -> 12+0+0+0 N2P
Venice large CCD -> 0+32+0+0 N2P (sicherlich)
Venice IOD -> N3P (sicherlich, vielleicht gibts noch ein zweites für die andere Anbindung)
Olympic IOD -> 0+0+2+8 N3P
N6-IOD -> 0+0+0+2 N6 (alt mMn)
Medusa 1 IOD -> 0+0+2+16(?) N3P
(Medusa 1 "little"-> 4+8+2+8 N3P)
Medusa 2 -> 4+4+2+4 N3P
Medusa Halo IOD -> 0+0+2+48 N3P
(Bumblebee -> 2+2+2+2 N3C folgt Mendocino)

Und sicherlich als i-Tüpfelchen dürfte es Promontory 24 dann auf die Mobos schaffen ;).

mein spekuliertes Mobil-Lineup 2025-28:

Strix Halo N4 -> Gorgon Halo N4 -> Gorgon Halo N4 -> Medusa Halo N3P+N2P
Strix Point N4 -> Gorgon Point N4 -> Medusa1 IOD+CCD N3P+N2P -> Medusa 1 N3P+N2P
Kraken Point N4 -> Gorgon little N4 -> Medusa 1 mon N3P -> Medusa 1 N3P
Hawk Point N4 -> Escher Point N4 -> Gorgon Point N4 -> Medusa 2 N3P
Hawk little N4 -> Escher little N4 -> Gorgon little N4 -> Gorgon little N4
Rembrandt N6 -> Rembrandt N6 -> Escher N4 -> Escher N4
Medocino N6 -> Mendocino N6 -> Mendocino N6 -> Bumblebee N3C

wobei Gorgon Point = Strix Point ist und Gorgon little = Kraken Point und Gorgon Halo = Strix Halo. Ob es hier neue Steppings gibt wissen wir noch nicht, ist aber denkbar. Escher ist Hawk, also Phoenix in der 3. Auflage.

[Zossel]

Strix Halo ist ein neues tape-out, das habe ich bestätigen können.

Ok, spannend.

Dann wird das höchstwahrscheinlich ein Testlauf für die nächste Generation sein.

[Nightspider]

Klingt nach zu vielen verschiedenen Chips. Der Marktanteil bei AMD ist nicht plötzlich gigantisch, dass man so weit diversifizieren muss.
Für den low-cost Markt kann man weiterhin Zen 5 verkaufen.

Wieso? Angefangen von Van Gogh bis zu den EPYC Monstern finden alle Produkte ihre Kunden.

Strix Halo löste beispielsweise die mobilen Grafikchips ab und überzeugt in jeder Hinsicht.
Sowas können weder Nvidia noch Intel bieten.

Für Van Gogh gab es auch keine Konkurrenz und bestimmte Segmente in verschiedene Preiskategorien zu unterteilen macht Sinn.

[Oranje7]

Die Z-Teile gibt es ja auch noch zusätzlich zu Van Gogh, das sind ja auch wieder andere Dies. Richtig? Oder sind das nur Verwurstungen?
Wobei ich Van Gogh in eine Liga zu Sonys und Microsofts Chips zählen würde.

[Gipsel]

Die Z-Teile gibt es ja auch noch zusätzlich zu Van Gogh, das sind ja auch wieder andere Dies. Richtig?Nein, da wird nur ein Teil des IO deaktiviert und eng gebinnt.

[horn 12]

Dann kommt Zen 6 fast sicher Juli bis August 2026 auf den Retailmarkt, oder wie kann man dies interpretieren bitte?

[basix]

Anhand was interpretierst du das denn? Dass das Venice Tapeout in N2 unter Umständen bereits passiert ist? AMD news spricht von "first HPC product to be taped out". Vermutlich also noch nicht passiert.

Letzte Spekus gehen in Richtung Q3 / August 2026 für den Release. Ist das sicher? Nein ;)

[Oranje7]

Nein, da wird nur ein Teil des IO deaktiviert und eng gebinnt.
Hä Wieso nicht alles Zitieren :confused:
Also nur Verwurstungen von den Mobile Chips

[w0mbat]

Anhand was interpretierst du das denn? Dass das Venice Tapeout in N2 unter Umständen bereits passiert ist? AMD news spricht von "first HPC product to be taped out". Vermutlich also noch nicht passiert.

Letzte Spekus gehen in Richtung Q3 / August 2026 für den Release. Ist das sicher? Nein ;)
Das war die tape-out Feier. Das tape-out selber ist sicher schon mindestens einen Monat her. So ein Event muss ja auch geplant werden.

[Der_Korken]

Ich wäre überrascht, wenn Zen 6 direkt in N2 erscheint statt in N3, nachdem AMD bei Zen 5 anscheinend bewusst auf den neuesten Node verzichtet hat und auch mit Zen 4 fast 2 Jahre später auf N5 umgesattelt ist als Apple mit dem M1. Kann man anhand der TapeOut-Verkündung Rückschlüsse ziehen, wann der Launch in etwa sein wird? Die meisten sind sowieso immer von 2026 ausgegangen, aber es gab da mal dieses Gerücht (von MLID?), dass Zen 6 verschoben wurde, weil AMD angeblich nicht zufrieden mit der Performance war und noch umfangreichere Änderungen am Frontend in Zen 6 reinziehen wolle. Da war sogar von Anfang 2027 die Rede. Ist bekannt, wann die CCDs für Zen 4 und 5 jeweils ihr Tapeout hatten? Zu Zen 4 habe ich auf die Schnelle nur eine Meldung gefunden, dass der Tapeout angeblich schon Anfang 2021 war, also über 18 Monate vor dem Launch.

[KarlKastor]

Wieso? Angefangen von Van Gogh bis zu den EPYC Monstern finden alle Produkte ihre Kunden.

Verstehe den Zusammenhang nicht. Um diese Produkte geht es doch gar nicht. Es geht um die Modelle die angeblich neu hinzu kommen.

Wozu einen zweiten IO Die für den Desktop? Wofür drei verschiedene CCD? Für den low-cost lässt man einfach Zen5 weiter laufen, dann braucht man beides nicht.

Sienna hatte nicht mal einen eigenen IO-Die obwohl da große Teile nicht aktiv sind.

Dann 4x Medusa (1x Chiplet, 2x Mono, 1x Halo). Ist auch einer zu viel.

[stinki]

So viel mehr unterschiedliche Chips verglichen mit Zen5 werden das gar nicht bei Zen6:
(ich recycle mal das von HOT):

CCDs:
Zen6 CCD (12-Cores)
Zen6c large CCD (32c-Cores)

IODs:
Server IOD
Desktop IOD 1 (N3P)
Desktop IOD 2 (N6)
Medusa 1 IOD (vielleicht das gleiche wie Desktop 1 IOD ???)
Medusa Halo IOD

APUs:
Medusa 1 "little" (N3P)
Medusa 2 (N3P)
Bumblebee (N3C)

Also CCDs gibt es eigentlich keine zusätzlichen.
APUs gibt es nur zusätzlich eine ganz kleine APU (Bumblebee).
Und IODs haben wir 1 bis 2 zusätzliche (die "größeren" Desktop/Medusa IODs).

[KarlKastor]

Es war oben noch die Rede von einem weiteren Server IO-Die und einem 8C CCD.
Das ist in Summe unlogisch viel.

[HOT]

Nein, ein 8 Kern CCD gibts nicht, man könnte hier höchstens Zen5 recyceln. Ein zweites Server IOD ist unklar, wahrscheinlich eher nicht, gabs ja bisher auch nicht. Man muss auch die Zeiträume sehen:

Zen6 CCD -> Herbst 26
Zen6 IOD1 -> Herbst 26
IOD2 -> alt (denke ich)
Medusa 1 (IOD (gleiche wie Desktop?) und Monolith) -> Produkte Anfang 27
Medusa 2 und Halo -> Produkte Anfang 28
Bumblebee wird wahrscheinlich Produkte erst in 29 bedeuten, was mit Zen7 zusammenfallen würde, welcher sicherlich dann wieder nur ein neues CCD ist.
Langfristig fällt schnell auf, dass diese Strategie Dies spart, das erklärt auch, warum man direkt auf N3P geht mit den IODs.

[Nightspider]

Die Chiplets mit 6-10 Kernen ergeben sich aus fehlerhaften 12C Chiplets.

So wie die bisherigen 6 Kern Chiplets.

Und bei einem brandneuen Node gibts auch eine höhere Defektrate und damit mehr fehlerhafte Chiplets.

[latiose88]

Es scheint wohl ein Missverständnis zu geben und scheine wirkte das schreiben wie wenn ich verwirrt gewesen wäre.


Es bezog sich daher aufgrund der Möglichkeiten beim Zen 6.Darum Korrgiere ich das so ,das es jeder Versteht.


Ich selbst habe zurzeit einen Threadripper Zen 4 24 Kerner aber ohne SMT am Laufen.Das heißt ich kann gut einen 24 Kerner mit 24 Thread Optimal auslasten.Das ist ja schon mal gut.

Was ich auch gut finde wenn es ein 2x12 Kerner also 24 Kerner mit SMT als Ryzen kommen könnte.Und das es dann durch defekte auch 10 Kerner geben wird auch.Das würde dann bei einen 10 Kern Chiplet folgende Möglichkeiten geben wie 2x10 Kerner.Macht dann 20 Kerner mit SMT also 40 Threads. Und man wird wenn das so wäre nicht glauben das Zen 7 das nicht auch so haben können wird.Es ist davon nicht auszugehen das da bei Ryzen nun in Zukunft noch mehr Kerne haben werden,das glaube ich nicht.

Und man wird doch auch in Zukunft auch weiterhin 16 Kerner haben können also 2x8 Kerne ebenso.ALso ich gehe davon aus,das es einen 8 und einen 12 Kerner als Chiplet geben wird.Für AMD wird das also nicht wirklich teuer wenn man das so macht.Darum gehe ich davon aus das es bei Zen 7 auch diese Auswahl geben wird.
Darum auch mal sehen wie es in Zukunft Aussehen wird.


Durch das Ergibt sich dann auch die Mögglichkeit 24 Kern Ryzen vs 24 Kern Threadripper und damit Chiplet 2 vs 4.Das wird spannend ob das Leistung kosten wird oder zu mehr Leistung führen wird.Wobei ich davon ausgehe da es die selbe Anzahl an Kerne ist,das die Anzahl an Chiplet keine Auswirkung haben wird. Und das es spannend wird wie es weiter gehen wird.

Und ich gehe mal davon aus das 20 Kerner mit ein wenig SMT festgelegte also Zugeorndete Kerne die selbe Leistung haben wird wie nur ein 24 Kerner ohne SMT.Weil es spielt ja schon ne Rolle die Anzahl an Threads.
Weil ich ne Software verwende die bei zu viel Threads zu einer Negativen Ergebnis führt. Dafür kann ja die CPU nix dafür.Ich habe also den Threadripper 7960x mit SMT und ohne getestet.Ohne SMT war das Ergbennis 10 % besser ausgefallen.Darum gehe ich davon aus,das ich bei einem 20 Kerner die Last auf bestimmte SMT Kerne zuordnen müsste.Bei einem 16 Kerner musste ich nix machen.Da lastet es alle Threads aus.Darum auch die Überlegung in Zukunft also Langfristg auf CPUS mit weniger Kerne wieder zu gehen.Das ist nur als Nachfolger von meiner Aktuellen CPU zu sehen.

Da ich ja nicht in die Zukunft sehen kann,aber ne gute Vorstellungs Kraft.Ist davon auszugehen das sich in einigen Generation die Mehrleistung Massiv steigen wird.Und bei Zen 7 oder Zen 8 oder sowas,könnte ich mir vorstellen das einer mit weniger Kernen einen ältere Generation schlagen wird. Also mit Zen 8 oder sowas auch wenn der nur 16 Kerne hätte,würde klar einen Threadripper Zen 4 schlagen.Also da habe ich mehr als Genug Zeit.Bei rund 6 Jahren bin ich auf der Sicheren Seite.Besser wäre wohl um sicher zu sein ,bei rund 10 Jahren.
Ich will die Leistung wo ich habe mit weniger Stromverbrauch und keine so hohe Kosten kaufen.Das geht nur durch Fortschritt.Ich setze also fest auf das ganze.Aktuell bietet mir also keine die bessere Leistung bieten kann.
Ich wollte es eigentlich Abkürzen,aber da scheint mich wohl kaum einer zu verstehen.Nun ist es Ausführlich.
Geht scheinbar echt nicht anderst.

[basix]

Was haltet ihr von der Idee, dass man dem Epyc IOD eine NPU verpasst?

Was ich mir so ungefähr vorstelle:
- N4C bei TSMC (NPU IP schon teilweise vorhanden)
- XDNA3 verdoppelt die TOPS pro NPU Einheit und fügt noch FP4/FP6 hinzu
- XDNA3 liefert auch noch +25% Takt
- Epyc hat vermutlich 2x IOD und somit 2x NPUs
- Macht total 250 TOPS/TFLOPS für Int8/ Block FP16 / FP8 und 500 TOPS / FLOPS für Int4 / FP4 / FP6

XDNA2 auf Strix Point ist ~15mm2 gross. Skaliert man das linear rauf, wäre man bei ca. 60mm2 für die 2x NPUs bei Epyc. Ich denke das wäre eine lohnende Investition von Chipfläche. Zum Vergleich: 256C AVX512 mit 4GHz würden bei FP16 nur 50% der Matrix-TFLOPS der NPU liefern. Bei allerdings viel höherem Verbrauch. Die NPU kann zusätzlich noch FP4/FP6/FP8/Block-FP16. Inkl. AMX, welches auch FP8 unterstützen kann, könnten die CPU-Cores 2000 TFLOPS FP8 bei 4GHz liefern. Die NPU liefert einiges weniger, verbraucht aber verglichen mit den Cores fast nichts.

[robbitop]

Ich frage mich ernsthaft wofür man diese Chipflächenverschwendung braucht. Die Usecases sind zumindest aktuell größtenteils mäßig bis kaum interessant und stattdessen könnte man es auch die GPU machen lassen.

[Der_Korken]

Was haltet ihr von der Idee, dass man dem Epyc IOD eine NPU verpasst?

Als Laie frage ich mich bei sowas, ob es dafür wirklich Anwendungen gibt. Ein Laptop wird für über die Nutzerbasis für eine sehr breite Reihe von Anwendungen genutzt, sodass so eine "gemischte Tüte" durchaus sinnvoll sein kann. Bei Servern denke ich mir (als Laie!) eher, dass die für einen ganz bestimmten Zweck angeschafft werden, z.B. um dort VMs laufen zu lassen oder als Teil eines Clusters Batch-Jobs auszuführen. Eine kleine NPU ist dann den Aufwand nicht wert, das System entsprechend zu konfigurieren, dass sie von Anwendungen benutzt werden kann bzw. überhaupt Anwendungen dafür zu entwickeln. Entweder die NPU hat richtig Dampf, sodass ich den Node dediziert für entsprechende Lasten nutzen kann oder man lässt es bleiben.

[Nightspider]

Ich denke das wäre eine lohnende Investition von Chipfläche.

Warum denkst du, es wäre eine lohnenswerte Investition NPU Gedöhns auf einer CPU auszuführen?

Genau für das AI Zeug sind doch die CDNA und XDNA Beschleuniger gedacht.

Den hybriden MI300 mit CPU Kernen oben drauf wollte doch auch niemand.

Bin aber auch nur Laie und lasse mich gerne eines besseren belehren.

[HOT]

Wenn alle anderen IODs N3P sind, wird auch das Epic-IOD N3P sein und nein, ich denke nicht, dass es 2 IOD für Epyc gibt.

[basix]

Warum denkst du, es wäre eine lohnenswerte Investition NPU Gedöhns auf einer CPU auszuführen?

Genau für das AI Zeug sind doch die CDNA und XDNA Beschleuniger gedacht.

Den hybriden MI300 mit CPU Kernen oben drauf wollte doch auch niemand.

Es auch wird zukünftig viele Anwendungen geben, welche primär die CPU brauchen. Und dann etwas ML/AI on top bekommen. Video Conferencing ist so ein Fall. Cloud Instanzen von Apps sind so ein Fall. Könnte man allenfalls via VNNI oder AMX lösen, aber die Energieffizienz einer NPU ist deutlich höher. Etwas wie MI300 ist da Perlen vor die Säue und ausserdem viel, viel teurer sowie schwer erhältlich (Lieferbarkeit, Nachfrage).

Wir reden hier von einer CPU, welche 2026 erscheint und dessen IOD unter Umständen bis fast 2030 (bis und mit Zen 7) verwendet werden wird. ML/AI ist hier um zu bleiben und mit der Zeit wird es immer mehr Anwendungen mit CPU + ML/AI Instruktions-Mix geben. Es werden sicher bei weitem nicht allen Anwendungsfällen Matrix-Berechnungen verwendet werden aber das kann man auch bei der Nutzung AVX512 behaupten.

Ich frage mich ernsthaft wofür man diese Chipflächenverschwendung braucht. Die Usecases sind zumindest aktuell größtenteils mäßig bis kaum interessant und stattdessen könnte man es auch die GPU machen lassen.
Es wären schätzungsweise 10-15% Chipfläche bei den günstigeren IOD (da N4C). Dazu kämen noch die relativ teuren N2 CCDs sowie das Packaging. Ergo sind die Zusatzkosten im niedrigen einstelligen Prozentbereich. Und eben wie oben beschrieben: Nicht alles kann man via GPU machen. Und hat man Cloud-Instanzen / VMs ohne GPU-Erweiterungen fällt diese Option auch weg. Dort eine GPU zu haben, welche viele Leute nicht brauchen ist deutlich teurer als eine kleine NPU, welche nicht verwendet wird.

[amdfanuwe]

Ich könnte mir eher Vorstellen, dass das 32 Core Chiplet ohne L3 kommt und auf einem Cache Die gestacked wird. Vielleicht setzt AMD da dann dieses Patent um : https://www.freepatentsonline.com/20210374607.pdf

[basix]

Kann sein, denke ich aber nicht.

Ich habe irgendwo anderweitig geschrieben, dass 32C mit stacked Cache ~130mm2 gross wäre und ohne stacked Cache ~150mm2. Der Unterschied ist zu gering, non-3D wird günstiger sein, auch in N2.

Das Patent beschreibt ausserdem primär eine GPU und nicht eine CPU ;)

[Complicated]

Ich frage mich ernsthaft wofür man diese Chipflächenverschwendung braucht. Die Usecases sind zumindest aktuell größtenteils mäßig bis kaum interessant und stattdessen könnte man es auch die GPU machen lassen.
Und eben wie oben beschrieben: Nicht alles kann man via GPU machen. Und hat man Cloud-Instanzen / VMs ohne GPU-Erweiterungen fällt diese Option auch weg. Dort eine GPU zu haben, welche viele Leute nicht brauchen ist deutlich teurer als eine kleine NPU, welche nicht verwendet wird.
Vor allem die Energieeffizienz ist bei NPUs bedeutend besser bei bestimmten Tasks, was in mobilen Geräten entscheidend ist. Hier gibt es eine Übersicht und Differenzierung der Einsatzgebiete NPU vs GPU:
https://www.wevolver.com/article/npu-vs-gpu-understanding-the-key-differences-and-use-cases

[Der_Korken]

Es wären schätzungsweise 10-15% Chipfläche bei den günstigeren IOD (da N4C). Dazu kämen noch die relativ teuren N2 CCDs sowie das Packaging. Ergo sind die Zusatzkosten im niedrigen einstelligen Prozentbereich. Und eben wie oben beschrieben: Nicht alles kann man via GPU machen. Und hat man Cloud-Instanzen / VMs ohne GPU-Erweiterungen fällt diese Option auch weg. Dort eine GPU zu haben, welche viele Leute nicht brauchen ist deutlich teurer als eine kleine NPU, welche nicht verwendet wird.

Ich frage mich halt, ob es diese Fälle gibt, wo auf einem 256C-Node mal ab und zu eine NPU gebraucht wird, sodass sie nicht zum Flaschenhals wird und trotzdem ihr Dasein irgendwie rechtfertigt. Ich hätte eher gedacht, dass wenn sich jemand die Mühe macht, etwas auf eine NPU zu porten, diese dann auch exzessiv genutzt wird. Also entweder gar keine NPU oder so viel NPU, dass man diese als dedizierte Chips mit anbindet oder stackt.

[basix]

Gute Frage, kann ich nicht beantworten. Vielleicht ist es wirklich sinnvoller, einfach AMX anzubieten.

Aber vielleicht ist eine NPU auch eher ein Systemfeature für z.B. Netzwerk Management oder was auch immer man mit ML/AI systemseitig machen kann.

[robbitop]

Vor allem die Energieeffizienz ist bei NPUs bedeutend besser bei bestimmten Tasks, was in mobilen Geräten entscheidend ist. Hier gibt es eine Übersicht und Differenzierung der Einsatzgebiete NPU vs GPU:
https://www.wevolver.com/article/npu-vs-gpu-understanding-the-key-differences-and-use-cases

Ja das stimmt schon - aber energieeffizienz nutzt eben nicht viel wenns die Massenkäufer nicht interessiert und es für sie außer Spielkram nichts wirklich tolles gibt. Keine Killerapp. Und cloud ist nochmal energieeffizienter für das Notebook ^^

[mironicus]

So etwas wie eine NPU wird aber Standard werden in zukünftigen CPUs, ob es jetzt sinnvoll ist oder nicht. Tasks dafür gibt es schon. Die Abarbeitung einer LLM im Hintergrund als Teil des Betriebssystem ohne die CPU zu stark zu belasten wird dadurch erst möglich. Und viele andere Dinge, über die man heute erst noch nachdenkt.

[robbitop]

LLMs die auf einer NPU und auf der kleinen Menge an RAM (die ein normalo Laptop haben) laufen kannst du den Hasen geben. Die aktuellen Highend LLMs die wir for free im Browser nutzen können (die immer noch nur solala sind) brauchen Größenordnungen mehr an Rechenleistung und RAM.
Ja wird Standard weil das Modeäffchen das so beschlossen hat. Aber zumindest bis dato ist das für Normalos killefitz was damit geht. X-D

[davidzo]

So etwas wie eine NPU wird aber Standard werden in zukünftigen CPUs, ob es jetzt sinnvoll ist oder nicht. Tasks dafür gibt es schon.

Ja, genau so wie das Metaverse die Zukunft ist weil man da jetzt alles virtuell machen kann, ob das jetzt sinnvoll ist o der nicht :freak:

Wir haben jetzt seit über zwei Jahren NPUs in den Prozessoren, genutzt werden sie noch von kaum einer Anwendung, bzw. eben keinem Game-Changer Anwendungen. Die NPUs selber sind ja eh nur wenig mehr als Handy Niveau. Gleichzeitig wachsen LLMs ständig an und zwar schneller als Moores Law mit Rechenleistung und RAM hinterher kommt.
Wenn wir 2025 schon Modelle mit 605B Parametern nutzen, dann wird es absehbar kein Aufholen bei den NPUs geben um sowas lokal laufen zu lassen. Es ist auch nicht sinnvoll, da man beim Client Computer 99,9% der Zeit die kostbare Rechenleistung und Bandbreite ungenutzt lässt, während die Auslastung bei shared Infrastruktur viel effizienter ist.

Lokale LLMs auf Consumer Endgeräten zu betreiben ist in absehbarer Zukunft nicht möglich und auch nicht sinnvoll.

NPUs gibt es bei Telefonen ja schon wesentlich länger und dort wurden die zuerst für Rauschunterdrückung eingeführt und simple Dinge wie den Autofokus, Nachtmodus der Kamera, Videohintergrund wegfiltern, Audiofilterung, Spracherkennung etc.
Wieso solche Basic features auf dem PC auch nach Jahrzenhnten kaum ankommen bzw. nicht direkt auf der NPU laufen, da fragst du am besten Microsoft, AMD, Intel, Qualcomm und Apple.

[HOT]

Hier wird Windows wieder die große Bremse sein, man könnte ähnliches ja auch in der Windows-Fotoapp, oder KI-unterstütztes Auto-HDR nutzen oder oder oder.

[latiose88]

Ja windows wird also auch mit Zen 6 probleme machen. Selbst ich bin mit Windows 10 schneller als unter windows 11 obwohl es eigentlich das selbe OS ist. Naja wie auch immer, ändert nix daran das solche extra sachen nur wenig bis garnicht ausgenutzt wird.

[Exxtreme]

Hier wird Windows wieder die große Bremse sein, man könnte ähnliches ja auch in der Windows-Fotoapp, oder KI-unterstütztes Auto-HDR nutzen oder oder oder.

Für sowas braucht's keine NPU. Die NPU ist wohl totes Silizium und hat nur den Zweck um einen AI-Sticker auf's Laptop kleben zu können.

[latiose88]

hm das tote silzieum verbraucht doch auch Platz und erzeugt doch Wärme stau. Wenn dieses kleine für einfache Aufgaben wie für Windows fähig wäre, dann würde ich ja nix sagen, aber so macht es halt keinen Sinn das ganze. Und macht nur das Produkt unnötig teuer als nötig. So bezahlt also der Kunde für etwas was dieser niemals verwendet wird.

[HOT]

Für sowas braucht's keine NPU. Die NPU ist wohl totes Silizium und hat nur den Zweck um einen AI-Sticker auf's Laptop kleben zu können.
Genau darum gehts ja ;). Der Sticker müsste ja nicht sinnlos sein, hätte M$ seine ganzen Apps darauf abgestimmt.

[mironicus]

Lokale LLMs auf Consumer Endgeräten zu betreiben ist in absehbarer Zukunft nicht möglich und auch nicht sinnvoll.


Wer sagt denn das lokale LLM riesig groß sein müssen? Was meinst du wieviel Programmierer bereits mit lokalen LLM arbeiten? Außerdem wird der VRAM-Bedarf geringer werden, da die Modelle in Zukunft nicht mehr komplett im Speicher geladen werden müssen.

[OgrEGT]

https://videocardz.com/newz/amd-epyc-9006-venice-to-feature-up-to-96-zen6-or-256-zen6c-cores-128mb-l3-cache-per-ccd
AMD EPYC 9006 “Venice” to feature up to 96 Zen6 or 256 Zen6c cores, 128MB L3 cache per CCD

Zen6 12C CCD confirmed...
Mit einem Zen6X3D 12C wär ich dabei :)

[Gipsel]

https://videocardz.com/newz/amd-epyc-9006-venice-to-feature-up-to-96-zen6-or-256-zen6c-cores-128mb-l3-cache-per-ccd
AMD EPYC 9006 “Venice” to feature up to 96 Zen6 or 256 Zen6c cores, 128MB L3 cache per CCD Die 96C Zen6-Variante ist für den kleinen Sockel. Der große wird wohl eher mehr unterstützen (oder es kommt nur Zen6c darauf).

[HOT]

Glaub ich nicht. Die werden wie bisher auch mit beiden Konfigurationen auch für den großen Sockel kommen.

[amdfanuwe]

Denk ich auch. Der neue Sockel soll ja 16 SI bieten, weshalb eben ein neuer nötig wird.
Interessant find ich dann schon, dass 'nur' 8xZEN6 verbaut wird.

[OgrEGT]

Somit bis zu 8CCD x 12C/CCD = 96C bzw. 8CCD x 32c/CCD = 256c...
Das macht das Packaging einfacher da weniger CCDs?
Bei Zen5 Turin waren es ja bis zu 16CCD x 8C/CCD = 128C (9755) bzw. 12CCD x 16c/CCD = 192c (9965)...

[HOT]

Wenn die jetzt direkter angebunden werden wundert mich das überhaupt nicht, dass es nur noch 8 Verbindungen gibt.

[davidzo]

Bisher war es halt auch eine Verschwendung dass die CCDs nur mit xGMI narrow angebunden waren und somit eigentlich die doppelte Bandbreite zum IO hätten haben können. Die 4CCD Epycs haben afaik GMI Wide. Die Bergamo 128C und Turin Dense 192C CPUs nutzen trotz der mehr Kerne ein ganzes Viertel der im I/O vorhandenen xGMI Links har nicht. Die haben nur die Halbe I/O Bandbreite pro Core. Das sind also 12x GMI CPUs während die CPUs mit den kleineren CCDs 16x xGMI links nutzen.

Es macht schon Sinn bei den normalen und den Dense Kernen auf die gleiche CCD Anzahl zu gehen damit man nicht Bandbreite verschwendet und damit Teile des IO DIEs.