Zen 6 (Olympic Ridge, Medusa Point/Halo & Venice, Morpheus-Kerne, 2/3 nm, 2026)

[amdfanuwe]

Deshalb sehe ich keine echten Vorteile von PCIe6. Es ist schlicht zu schnell für den Rest der Peripherie. Wie ein Porsche-Motor in einem Golf.

Vielleicht keine Vorteile für den normal User. Hardware Entwickler werden das aber benötigen. Wie sollen die ihre PCIe 6.0 Hardware testen, wenn keine Boards mit PCIe 6.0 zur Verfügung stehen?

Für Venice hat AMD ja schon PCIe 6.0 angekündigt. Die IP ist also vorhanden und könnte auch in das Desktop IO implementiert werden. Dazu schnellere DDR5 unterstützung. Funktioniert natürlich nur mit neuen CPUs und neuen Boards, obwohl immer noch AM5.

War bei AM4 doch ähnlich. Die ersten Boards konten auch nur DDR3 und langsamenen RAM.

[Badesalz]

Venice bringt halt am Speicher auch den Durchsatz. Bei den Zens sieht es nicht so aus.
Wir werden diesbezüglich entweder stagnieren oder stehen vor einigen harten Umbrüchen...

Ich bin hier wahrscheinlich der einzige der findet, MB-Preise richten sie aktuell nach denen von NVidias Grafikkarten?

@Kastro
Der Beitrag war eigentlich ok. Bis auf das Spucken am Ende.

Vielleicht keine Vorteile für den normal User. Hardware Entwickler werden das aber benötigen. Wie sollen die ihre PCIe 6.0 Hardware testen, wenn keine Boards mit PCIe 6.0 zur Verfügung stehen?CONSUMER. Es ist die Rede über Consumer-HW.

edit:
Wie ein Porsche-Motor in einem Golf.Ich wollte vorher noch schreiben wie ein 185er Reifen der bis 400kmh zugelassen ist :usweet:

[rentex]

Und die Boards werden wohl immer teurer weil die Boardhersteller das Nichtkaufen einpreisen werden und die neuen Kunden melken wollen.

Ja, sollen sie halt. Wird noch länger gewartet, bis der Preis dann mal stimmt.

[HOT]

Naja die meisten Tests kopieren 1T1Q Daten umeher. Seitdem Anandtech die Segel gestrichen hat, gibt's leider kaum noch gescheite SSD Tests.

Was der s1954 kann ist doch völlig unbekannt. Gibt da doch anschließend gar keine Informationen zu. Ist ja auch viel zu früh um handfeste Informationen zum Nova Lake Nachfolger zu haben. Und vor 2030 kann es schon längst den nächsten geben.
Die übernächste GPU Generation wäre dann allerdings eher 2029.
Ist das GPU seitig eigentlich relevant? Ist der PHY bei Blackwell nennenswert größer?


https://computercity.com/hardware/processors/intels-lga-1954-socket-and-nova-lake-s-cpus


LGA-1954 will be paired with a fresh set of motherboards using Intel’s 900-series chipsets, such as the expected Z990 and H970. These boards are likely to introduce:

DDR5-6400+ memory support
Native Wi-Fi 7 and Bluetooth 5.4
Thunderbolt 5 / USB4 v2.0 ports
Enhanced PCIe 5.0 lanes for both GPUs and SSDs

While these upgrades mean a new motherboard is unavoidable, they also bring serious forward-looking capabilities that justify the generational shift.


Sicherlich ist das nicht offiziell, aber doch extrem wahrscheinlich.

Ich möchte i.Ü. noch mal daran erinnern, dass jetzt erst die 2025er GPUs (!!!) PCIe 5 bekommen haben. AM5 und LGA1700 schon 2022- das ist über 2 Jahre später! Ich glaube kaum, dass man schon in der nächsten GPU-Generation auf PCIe6 gehen wird. Und bei SSDs gibts auch bei der bis 2027 zu erwartenden Technik keinen Grund auf PCIe6 zu springen. Neben den zu erwartenden weiterhin explodierenden Mainboardkosten gibts für Consumer keinen Vorteil, also ist es kein Wunder, dass man PCIe6 und DDR6 auch so weit nach hinten schiebt.

[Windi]

Warum sollten die Hersteller auch ein neues Feature einführen, dass die Herstellungskosten deutlich erhöht und von 99% der Nutzer nicht benötigt wird?
Die 1% der Nutzer, die dies tatsächlich nutzen können, brauchen es wahrscheinlich beruflich und könnten auch eine Threadripper oder Epyc Plattform kaufen.
Also bei 99% der Nutzer bleibt die Marge stabil und bei 1% der Nutzer kann man sogar mehr Geld verdienen.

PCIe 5 kommt gerade erst bei den Grafikkarten an und die Chipsätze sind immer noch bei PCIe 4. Die meiste Software profitiert auch nicht von der höheren Bandbreite. Und im Gegensatz zu früher haben das auch die meisten Nutzer verstanden. Über dieses Thema wurden unzählige Artikel geschrieben und alles tausend mal nachgemessen. Hier wird nicht plötzlich ein neuer Hype entstehen.

Das sinnvollste für AMD wäre es den Sockel AM5 abzudaten. Also schnelleren Speicher unterstützen und in den Chipsatz PCIe 5 integrieren.

[Badesalz]

Das Galoppieren mit solchen Features ist aktuell dem KI-Gedöns geschuldet. Tröpfelt irgendwann - wie alles andere auch, bis auf f... Ewigkeit mit einem schnelleren Ethernet - in die Consumer-HW. Damit kommt man also zu der schnöden Marktwirtschaft und das wird dann imho kompliziert.

Die Sachen verkaufen sich aber über Features die man den Leute als nützlich reinredet. PR-Journalie und PR-Benches. Wie seit zig Jahren :wink:

Und das wird imho schon schwierig. Das letzte Beispiel ist Wifi7. Von allem davo, auf Wifi5 (wave2) gab es einen großen Run. Von Wifi5 auf Wifi6 gab es noch etwas man grad noch so einen Run nennen könnte.
Wifi7 zieht aber überhaupt nicht. Also, Leute kaufen das Zeug schon, falls sei einen Router brauchen. Da ist Wifi7 halt dabei. Mehr nicht. Es gibt keine sichtbaren Peaks wie davor.

Ich weiß nicht, ob die Branche jetzt den Aufwand treibt und die Kosten auf sich nimmt, und es gibt keine extra Speckschwarte einzusacken, weil das Zeug sich 1 Monat nach der Einführung genauso verkauft wie das alte 2 Monate davor. ODer schlechter, weil nochmals teurer.

Das ist so ähnlich wie mit 9700X... Und im Gegensatz zu 9800X3D. Nur sehe ich den X3D-Effekt bei den oben besprochenen Features nicht.

[KarlKastor]

Sicherlich ist das nicht offiziell, aber doch extrem wahrscheinlich.Ist das ein AI Artikel? Liest sich ziemlich merkwürdig.
Zum Thema. Das sind Details über die Nova Lake Plattform und beantwortet doch überhaupt nicht ob auf dem Sockel später PCIe 6.0 eingesetzt wird. Dass mit Nova Lake definitiv kein PCIe 6.0 kommt, da sind wir uns doch alle einig.
Das Thema GPU hatten wir doch oben. Wenn erst die übernächste GPU Generation 2029 mit PCIe 6.0 kommt ist es nicht unlogisch, dass die erste CPU Plattform zuvor dies auch unterstützt.

[HOT]

DU und dein Don Quixote-Kampf für PCIe6 :freak:. Es ist doch auch völlig egal, ob PCIe6 2028 oder 2030 kommt. Mir wäre zweiteres lieber, weil das mit einer echt neuen Plattform ein echter Neustart ist, als wenn das in einer Zwischengeneration einfach eingefügt wird.
Die Hersteller werden ähnlich denken und die Kosten Blick behalten.

[basix]

PCIe 6.0 ist für Consumer momentan schlicht unnötig.

Bandbreite ist nicht das, was limitiert. IOPS und Latenz limitieren. Und bei Consumer verstärkt sich der IOPS Flaschenhals, da oftmals 1T1Q und Random-Access wichtig sind. Der Grund liegt in zwei (Hardware)-Flaschenhälsen: SSD-Controller und Flash-Zellen. Die zwei Flaschenhälse verschwinden mit PCIe 6.0 nicht. Für sehr viele Consumer Use-Cases macht es ja fast keinen Unterschied, ob es eine PCIe 3.0 oder 5.0 NVMe ist.

Ich als Consumer hätte lieber, dass die SSD-Controller energieffizienter werden und die SSDs generell günstiger werden. Das nützt mir deutlich mehr als PCIe 6.0.

Und wenn man jetzt die Hardware-Flaschenhälse aufweitet (z.B. Intel Optane), passiert trotzdem nicht viel. Hier kommt dann der dritte und mMn wichtigste Flaschenhals ins Spiel: Software.
Mittelfristig könnten sehr grosse Leistungssteigerungen erzielt werden, wenn man hier ansetzt. Direct Storage usw. zeigen auf, wie viel erreicht werden könnte. Und das schöne daran: Es braucht keine neuen SSDs für das. Der Umbau der Software führt dazu, dass man die bestehende Hardware schlichtweg besser ausnutzt.

[KarlKastor]

DU und dein Don Quixote-Kampf für PCIe6 :freak:. Es ist doch auch völlig egal, ob PCIe6 2028 oder 2030 kommt. Dafür, dass es dir egal ist schreibst du es aber ziemlich häufig. Ich erwider nur deine Argumente, die ich nicht für schlüssig halte.

Mir wäre zweiteres lieber, weil das mit einer echt neuen Plattform ein echter Neustart ist, als wenn das in einer Zwischengeneration einfach eingefügt wird.
Wo soll der Nachteil sein? Dem Sockel ist das egal. AM4, s1200 und s1155 haben erst bei der zweiten Generation eine neue PCIe Version bekommen.
Das Einzige was relevant ist, sind Kosten und ob sie dadurch zusätzliche Kunden oder höhere Preise realisieren können.

[latiose88]

Wow habt ihr etwa keine anderen sorgen ,seid doch froh das die Entwicklung und so länger dauert ,desto weniger neue hardware braucht ihr zu kaufen.
Und der Faktor Software wird ne andere schwierige Baustelle sein . Da sehe ich in nächster Zeit keine Wunder aufkommen .

[Badesalz]

Das Einzige was relevant ist, sind Kosten und ob sie dadurch zusätzliche Kunden oder höhere Preise realisieren können.Bingo :wink:

[bbott]

Wer sagt denn das man bei x16 oder x8 bleibt, und nicht weiter die Lane Anzahl reduziert?
Ist halt die Frage wie die Size, etc. ist...

[rentex]

Wow habt ihr etwa keine anderen sorgen ,seid doch froh das die Entwicklung und so länger dauert ,desto weniger neue hardware braucht ihr zu kaufen.
Und der Faktor Software wird ne andere schwierige Baustelle sein . Da sehe ich in nächster Zeit keine Wunder aufkommen .

Ich bin es ja auch.

[Badesalz]

@bbott
Die Anzahl der Lines muss man schon irgendwie behalten. Sonst geht die Abwärtskompatibilität kaputt.

[Skysnake]

Wer sagt denn das man bei x16 oder x8 bleibt, und nicht weiter die Lane Anzahl reduziert?
Ist halt die Frage wie die Size, etc. ist...

Wird am Ende vermutlich teurer und energiehungriger als mehr langsamere Lanes

[basix]

Das würde deine Aussage bestätigen:
https://semiwiki.com/semiconductor-manufacturers/samsung-foundry/305345-low-power-high-performance-pcie-serdes-ip-for-samsung-silicon/
Analog Bits has silicon proven test chips and also production tape outs for their Gen3 and Gen4 SERDES on Samsung 7LPP/5LPE. The Gen4 silicon is 1-16G with power coming in at 6 pj/bit. The Gen 3 is 1-8G with power at 4pj/bit. Gen5/SAS4 is on Samsung 8LPP with working silicon. Its stats are 0.583 sq. mm and 7.6 pj/bit, and is configurable across multiple lanes.

Diese Info deckt sich aber nicht so wirklich mit dem, was wir z.B. bei Lovelace zu Blackwell sehen können. Die PCIe 5.0 PHY sind gleich gross wie die 4.0 PHY von Lovelace.

Für Consumer-Chip Energieverbauch sehe ich nicht so ein Problem, wenn man es sauber umsetzt. Mit dem neuen FLIT + L0p Modus kann man die Anzahl Lanes dynamisch anpassen (anhand der benötigten Bandbreite), ohne ein Link-Retraining machen zu müssen. Das geht heute so nicht.

Das (Kosten-)Problem von PCIe 6.0:
PCB-Losses müssen von 36dB auf 32dB sinken. Das bedeutet teurere Materialien und Herstellungsverfahren. Das resultiert dann in teureren GPU-Boards sowie teureren Mainboards.
https://en.sunshinepcb.com/news/Industry/PCB_knowledge_Base/96.html
Since PCIe 6.0 uses the PAM4 signal format, it cannot achieve a bit error rate requirement of 1E-06 under a 36 dB loss link. Therefore, the PCIe 6.0 specification had to reduce the total loss value of the entire physical channel to 32 dB.
At present, for the 16GT/s rate of PCIe 4.0, the motherboard already needs to use Megtron 4/Megtron 6 materials. Considering that the size of CPU chips is continuously increasing, in the era of PCIe 5.0 and PCIe 6.0, the motherboard PCB materials need to be further upgraded to Megtron 6/Megtron 7 levels. The copper foil type needs to be selected as HVLP (low roughness) or above to reduce the loss caused by the skin effect of the signal.

Aber eben:
PCIe 6.0 wird momentan schlicht nicht gebraucht. Die meisten Mainstream GPUs laufen ja bereits heute mit PCIe 4.0 / 5.0 x8 umher. Und solange genug VRAM vorhanden ist, ist PCIe Bandbreite auch bei 4.0 x8 ziemlich unwichtig. Blackwell und RDNA4 sind zudem die erste GPU-Generation mit PCIe 5.0. Schnellere NVMe SSDs skalieren auch kaum in Applikationen, da der Software-Unterbau meistens nicht darauf angepasst ist. Wieso also Aufwand und Risiko in PCIe 6.0 stecken, wenn Consumer fast nichts davon haben ausser höhere Kosten?

Das selbe Thema haben wir bei DDR6. Dort würden nur wenige Use Cases und primär die CPUs mit den meisten Cores von mehr Bandbreite profitieren. Die grosse Masse an Leuten ist eher an tiefer Latenz interessiert. Und da ist ein neues IOD und eine Ablösung vom bisherigen IFOP deutlich interessanter.

Und neben allen Performance-Daten:
Kosten sind für Consumer wohl in jedem Fall wichtiger als geringfügige Performance-Steigerungen durch PCIe 6.0 und DDR6.

[Badesalz]

Schnellere NVMe SSDs skalieren auch kaum in Applikationen, da der Software-Unterbau meistens nicht darauf angepasst ist. Bei dem Fall sehe ich auch nicht wie das passieren soll. Einen kleinen Ruck von einer 860pro auf eine 970evo Plus gab es ja noch (beispielhaft). Ohne "Anpassungen".
Irgendwann sättigt sich aber auch das und imho nicht weil nicht auf noch und nöcher "angepasst" wird, sondern weil es da nichts anzupassen gibt.

Jede Optimierung diesbezüglich würde/hätte auch Gen2 SSDs genauso gut getan, aber es passierte damals wie heute nicht.

[basix]

Ja, jede Optimierung in diesem Bereich würde auch älteren SSDs nützen.

Ob man nichts machen kann? Ein Game lädt auf einer Konsole oftmals deutlich schneller. Am Shader Compiling kann das nacht dem x-ten Starten nicht liegen. DirectStorage ist immer noch nicht breit verbreitet. Das ist jetzt mal rein auf Games bezogen.

Was man allgemein benötigen würde wäre ein echt parallelisiertes und Lightweight IO- und File-System. NTFS ist das jedenfalls nicht. Und dazu Software / Applikationen, die auf solch ein paralleles System ausgelegt ist.
Das alles nützt dann aber auch nicht viel, wenn die Applikationen via Internet häufig "nach Hause telefonieren". Das bremst jede Software aus.

[aufkrawall]

Das ist einfach nur Faulheit oder schlechte Tech, in diversen UE5-Spielen ist man mit angewärmtem Shader Cache innerhalb weniger Sekunden im Spiel.

[x-force]

Ein Game lädt auf einer Konsole oftmals deutlich schneller.

was lädt denn auf der konsole deutlich schneller?

ich denk mir eigentlich fast immer: weshalb gibt es quicktips auf den ladebildschirmen, wenn man mit mühe gerade mal einen lesen kann:confused:
aber dann fällt mir wieder ein, dass die meisten einfach stumpf gaming mit playstation verbinden.

Das alles nützt dann aber auch nicht viel, wenn die Applikationen via Internet häufig "nach Hause telefonieren".

dafür gibts cracks oder localhost.

[basix]

Das ist einfach nur Faulheit oder schlechte Tech, in diversen UE5-Spielen ist man mit angewärmtem Shader Cache innerhalb weniger Sekunden im Spiel.

Ja, wenn es so umgesetzt ist. Das sage ich ja: Die HW limitiert nicht und im Falle von Direct Storage gibt es für Spiele einen gewissen Unterbau. Nutzt man den Unterbau nicht, sieht es halt nicht so rosig aus. UE5 ist in dieser Hinsicht soweit ich weiss ein Eigengewächs (DirectStorage wird nicht gebraucht), wo allerdings auch sehr gut performt.

Und für andere Applikationen (Office, Video, Multimedia) könnte man meinen, die Daten sollten schnell geladen werden. Aber es dauert gefühlt ewig, obwohl die Datenmengen locker sehr schnell geladen werden würden. Vielleicht ist dort oftmals nichtmals das File System limitierend sondern sonst was in der Applikation.

Egal wie man es wendet, der Grundgedanke bleibt: Mit guter Software könnte man deutlich mehr rausholen. Viel mehr als PCIe 6.0 alleine je bringen könnte.

[Badesalz]

Wieviel GB pro Sekunde an Tabellen kann eigentlich die Excel-Engine verarbeiten? PhotoLab8 an 25MP RAWs?
:wink:

Wer es bis heute nicht kann, der wird das in 5 Jahren auch nicht gemacht haben. Außer Games und Direct Storage wird sich da kaum was tun.

[Nightspider]

Bei vielen Spielen merkt man beim Start halt auch das erstmal sekundenlang gar nichts passiert...da prüft der Client vielleicht erstmal die Zugangsdaten,Berechtigungen und da wird vielleicht erstmal in Ruhe der Anti Cheat Schutz geladen usw....das dauert da teilweise eine ganze Weile bevor überhaupt die SSD anfängt zu arbeiten.

So als ob da bei einem dämlichen Installer erstmal in Ruhe Files entpackt werden, bevor irgendwas losgeht.

Und erst wenn der Launcher seinen Kaffee in Ruhe getrunken hat fangen dann die SSD und CPU an zu arbeiten.

Sieht man auch gut am Arbeitsspeicher, dessen Auslastung erst sehr spät stark ansteigt, meistens kurz bevor man im Hauptmenü angekommen ist.

[Badesalz]

Shice Glaskugeln :wink:
https://www.smyg.hk/news/details/42488

[bbott]

Wird am Ende vermutlich teurer und energiehungriger als mehr langsamere Lanes
Energie Hunger zahlt der Kunde.

[Badesalz]

Energie Hunger zahlt der Kunde.Aber nicht mehr einfach nur so treudoof wie früher.

[dildo4u]

Angebliche Specs zu nächsten Halo APU mit 48CU RDNA5.(Release erst 2027)


K0B08iCFgkk

[mboeller]

wonky Video...

AT4: LPDDR5 aber kein LPDDR6... aber Medusa-Halo-Mini mit AT4 incl. LPDDR6

AT3 = 2x AT4 aber incl. LPDDR6

Medusa-Halo-Mini hat ein anderes CPU/IO-Chiplet als Medusa-Halo-Max ... und das Chiplet ist wieder anders als für die XBox-PC ... I don't think so.

Medusa-Point ohne LPDDR6 - Support, aber Medusa-Halo-Mini auf dem gleichen Sockel mit LPDDR6-Support (Halo-Mini mit nur 128bit LPDDR5 würde IMHO auch an der Bandbreite verhungern, auch wenn er im Video was anderes sagt)

Ansonsten netter Plan von AMD

Was wieder auffällt; die CPU/IO-Chiplet haben anscheinend kein eigenes Speicherinterface (XBox, Medusa-Halo-Mini+Max).

[HOT]

Er raffts wieder nicht, ist doch so offensichtlich finde ich.

alles basiert auf Medusa Point:

Medusa Point = 4+8c+8CU RDNA4
Medusa Point + CCD = 12C+8CU RDNA4 (die eigenen Cores sind dann inaktiv, sonst ergibt die ganze Übung keinen Sinn)
Medusa Point + AT4 = 4+8c+24CU RDNA5 mini-Halo
Medusa Point + AT3 = Magnus (XBox) und big-Halo

Sowohl das CCD als auch die ATx werden mMn über die gleiche Siliziumbrücke angeschlossen, mit Medusa als Grundlage entstehen so viele mögliche Produkte. Sein 4+4c wird einfach eine salvagevariante von Medusa sein.

[MSABK]

Mit einem Strix-Halo Nachfolger rechne ich auch erst 2027. Die aktuellen Geräte kommen ja erst langsam nach und nach raus.

Ich denke der Nachfolger wird einfach nur RDNA4 haben und Zen6. Das sollte ja klar sein.

[Badesalz]

Er raffts wieder nicht, ist doch so offensichtlich finde ich.Das ist auch zweitrangig. Wichtig ist halt, für dildo, ein Info mit negativen Touch zu finden. Sobald sich die Gelegenheit anbietet landet es im 3DC :rolleyes:

[mironicus]

Diskrete Grafikkarten mit zu 512 GB VRAM und LPDDR6 bzw. LPDDR5x.Ideal für große LLM, geringer Stromverbrauch, momentan 16 GB pro Chip, demnächst auch 32 GB und 64 GB dank Stapelung. Damit wird AMD den ganzen Enthusiasten-Bereich erobern können. Auch die Strix Halo-Nachfolger könnten dann mit 256 GB bzw. 512 GB RAM gebaut werden.

[HOT]

Mit einem Strix-Halo Nachfolger rechne ich auch erst 2027. Die aktuellen Geräte kommen ja erst langsam nach und nach raus.

Ich denke der Nachfolger wird einfach nur RDNA4 haben und Zen6. Das sollte ja klar sein.

Ist doch auch klar. Wenn man damit rechnet, dass AT0 und 2 dann in Q2 2027 starten, dürfte AT3 frühestens Q3 und AT4 erst Q4 starten, schwupps Halo erst zum Jahreswechsel 26/27...

[robbitop]

Und dann RDNA5 :)

Die Chiplet iGPU Sache war IMO ja lange vorhersehbar. Eigentlich schon seit Release von Zen 2.
Wahrscheinlich ist es erst jetzt an der Zeit dass man gut verfügbare und sparsam genuge Packagingtechnologie zur Verfügung hat so dass das auch im Mainstream mobile Bereich keine Nachteile mehr hat.
Ich finde es jedenfalls top. Ggf wird die 24 CU APU gut für Handhelds. :)

[Badesalz]

Das hat vom Verbrauch her zwischen CPU und GPU erst so richtig funktioniert, nachdem Samsung an der Stelle mithilft. Ich hoffe diese Partnerschaft läuft noch ne Weile.

[basix]

wonky Video...

AT4: LPDDR5 aber kein LPDDR6... aber Medusa-Halo-Mini mit AT4 incl. LPDDR6

AT3 = 2x AT4 aber incl. LPDDR6

Medusa-Halo-Mini hat ein anderes CPU/IO-Chiplet als Medusa-Halo-Max ... und das Chiplet ist wieder anders als für die XBox-PC ... I don't think so.

Medusa-Point ohne LPDDR6 - Support, aber Medusa-Halo-Mini auf dem gleichen Sockel mit LPDDR6-Support (Halo-Mini mit nur 128bit LPDDR5 würde IMHO auch an der Bandbreite verhungern, auch wenn er im Video was anderes sagt)

Ansonsten netter Plan von AMD

Was wieder auffällt; die CPU/IO-Chiplet haben anscheinend kein eigenes Speicherinterface (XBox, Medusa-Halo-Mini+Max).
alles basiert auf Medusa Point:

Medusa Point = 4+8c+8CU RDNA4
Medusa Point + CCD = 12C+8CU RDNA4 (die eigenen Cores sind dann inaktiv, sonst ergibt die ganze Übung keinen Sinn)
Medusa Point + AT4 = 4+8c+24CU RDNA5 mini-Halo
Medusa Point + AT3 = Magnus (XBox) und big-Halo

Sowohl das CCD als auch die ATx werden mMn über die gleiche Siliziumbrücke angeschlossen, mit Medusa als Grundlage entstehen so viele mögliche Produkte. Sein 4+4c wird einfach eine salvagevariante von Medusa sein.
Ich denke viele Dinge die MLID erzählt machen schon Sinn, aber ich vermute AT4 kommt auch mit LPDDR6. LPDDR5X könnte etwas billiger sein und deswegen in Betracht gezogen werden (zusammen mit neuem 10'700 MT/s LPDDR5X (https://www.hardwareluxx.de/index.php/news/hardware/arbeitsspeicher/63414-10,7-gbit-s-samsung-stellt-schnellen-lpddr5x-in-aussicht.html)). Aber eine dGPU mit LPDDR5X wäre ziemlich zurückgebunden. Ausnahme wäre, wenn RDNA5 bei der Bandbreiteneffizienz nochmals stark was drauflegen würde. LPDDR6 wäre aber deutlich stimmiger. Ausserdem stimmen die Angaben zum L2-Cache ziemlich wahrscheinlich nicht. Und mMn macht es keinen Sinn, für Medusa Halo und Medusa Point den selben Chip zu verwenden. Medusa Point hat das Speicherinterface in den (Haupt-)Chip integriert und Medusa Halo nutzt das SI via der angeflanschten GPU.

Meine Speku:
- AT4 / 24CU / 8 MByte L2$ mit LPDDR6 (192bit) -> 12 GByte bei dGPU // 10'667 MT/s LPDDR6 = 256 GByte/s (mit 128bit LPDDR5X bei 10'700 MT/s wären es nur 171 GByte/s -> denkbar, wenn Kosten Priorität haben)
- AT3 / 48 CU / 16 MByte L2$ mit LPDDR6 (384bit) -> 16 GByte bei dGPU // 10'667 MT/s LPDDR6 = 512 GByte/s
- AT2 / 72 / 24 MByte L2$ CUmit GDDR7 (192bit) -> 18 GByte bei dGPU // 24 GByte bei Xbox Next // 32 Gbps GDDR7 = 768 GByte/s
- AT1 / 96 CU / 32 MByte L2$ mit GDDR7 (256bit) -> gecancelt
- AT0 / 192 CU / 64 MByte L2$ mit GDDR7 (512bit) -> 32+ GByte bei dGPU
- Medusa Point 1 = Monolithisch (4+4c+2LP) mit 128bit LPDDR5X
- Medusa Point 2 = Monolithisch (4+4c+2LP) mit 128bit LPDDR5X + 12C CCD
- Medusa Halo 1 = MDH IOD (2LP) + AT4 + 1x 12C CCD
- Medusa Halo 2 = MDH IOD (2LP) + AT3 + 1x 12C CCD
- Medusa Halo 3 = MDH IOD (2LP) + AT3 + 2x 12C CCD
- Xbox Next = Xbox IOD + AT2
- PS6 = PS6 IOD + AT2(+?)

Ich finde sowas schon ziemlich ansprechend:
- Chip Wiederverwertung über mehrere Produktsegmente
- GPU und IO-IP ist komplett in N3P -> spart R&D Aufwand
- AT3 und AT4 können mit der Benutzung von LPDDR6 gegenüber GDDR7 vermutlich Kosten senken ($/GByte). Lowest Specification LPDDR6 mit 10'667 MT/s wäre gut genug
- Wiederverwerung von AT2 für Konsolen wäre für AMD ziemlich nice. Und allenfalls hilft das auch Microsoft und Sony, um die Kosten im Zaum zu halten

Noch was zu Medusa Point:
12 CU wären eigentlich die perfekte Konfiguration. Halbe Bandbreite von AT4 (8000 MT/s LPDDR5X = 128 GByte/s) für halb so viele CUs. Aber evtl. sind 8CU + 4MByte L2$ besser als 12CU + 2MByte L2$ (Chip-Fläche & Energieffizienz)

[Badesalz]

Meine Speku:Wie lief die eigentlich bei Zen5? Ich bin mir immer unsicher inwiefern ich drauf aufbauen soll :D

[basix]

Keine Ahnung mehr, zu lange her ;) :D

Speku kann ja auch falsch sein, der Name ist hier ja Programm ;)

[ChaosTM]

Und dann RDNA5 :)


Ich finde es jedenfalls top. Ggf wird die 24 CU APU gut für Handhelds. :)


Das gibts jetzt schon ziemlich irre DIY Dinger wie das zb.
rA8mjX6XUyk

Mit Zen 6 geht das dann noch einfacher

[robbitop]

Für mich: Nee nee. 15W SoC (mit so viel perf/W wie möglich) damit man nicht Akkulaufzeit aus den 1990ern hat und vom Formfaktor so dass es in die Hand passt und nicht zu schwer ist. 8“ oder sowas. Und SteamOS.
So ein eine Konfiguration mit 24CUs und wenig Takt könnte da noch am ehesten passen. Wobei ich hoffe, dass Valve wieder einen custom SoC bestellt, weil der prozessnormiert deutlich energieeffizienter ist als bisherige Stamdard APUs. :)

[HOT]

Ich denke viele Dinge die MLID erzählt machen schon Sinn, aber ich vermute AT4 kommt auch mit LPDDR6. LPDDR5X könnte etwas billiger sein und deswegen in Betracht gezogen werden (zusammen mit neuem 10'700 MT/s LPDDR5X (https://www.hardwareluxx.de/index.php/news/hardware/arbeitsspeicher/63414-10,7-gbit-s-samsung-stellt-schnellen-lpddr5x-in-aussicht.html)). Aber eine dGPU mit LPDDR5X wäre ziemlich zurückgebunden. Ausnahme wäre, wenn RDNA5 bei der Bandbreiteneffizienz nochmals stark was drauflegen würde. LPDDR6 wäre aber deutlich stimmiger. Ausserdem stimmen die Angaben zum L2-Cache ziemlich wahrscheinlich nicht. Und mMn macht es keinen Sinn, für Medusa Halo und Medusa Point den selben Chip zu verwenden. Medusa Point hat das Speicherinterface in den (Haupt-)Chip integriert und Medusa Halo nutzt das SI via der angeflanschten GPU.

Meine Speku:
- AT4 / 24CU / 8 MByte L2$ mit LPDDR6 (192bit) -> 12 GByte bei dGPU // 10'667 MT/s LPDDR6 = 256 GByte/s (mit 128bit LPDDR5X bei 10'700 MT/s wären es nur 171 GByte/s -> denkbar, wenn Kosten Priorität haben)
- AT3 / 48 CU / 16 MByte L2$ mit LPDDR6 (384bit) -> 16 GByte bei dGPU // 10'667 MT/s LPDDR6 = 512 GByte/s
- AT2 / 72 / 24 MByte L2$ CUmit GDDR7 (192bit) -> 18 GByte bei dGPU // 24 GByte bei Xbox Next // 32 Gbps GDDR7 = 768 GByte/s
- AT1 / 96 CU / 32 MByte L2$ mit GDDR7 (256bit) -> gecancelt
- AT0 / 192 CU / 64 MByte L2$ mit GDDR7 (512bit) -> 32+ GByte bei dGPU
- Medusa Point 1 = Monolithisch (4+4c+2LP) mit 128bit LPDDR5X
- Medusa Point 2 = Monolithisch (4+4c+2LP) mit 128bit LPDDR5X + 12C CCD
- Medusa Halo 1 = MDH IOD (2LP) + AT4 + 1x 12C CCD
- Medusa Halo 2 = MDH IOD (2LP) + AT3 + 1x 12C CCD
- Medusa Halo 3 = MDH IOD (2LP) + AT3 + 2x 12C CCD
- Xbox Next = Xbox IOD + AT2
- PS6 = PS6 IOD + AT2(+?)

Ich finde sowas schon ziemlich ansprechend:
- Chip Wiederverwertung über mehrere Produktsegmente
- GPU und IO-IP ist komplett in N3P -> spart R&D Aufwand
- AT3 und AT4 können mit der Benutzung von LPDDR6 gegenüber GDDR7 vermutlich Kosten senken ($/GByte). Lowest Specification LPDDR6 mit 10'667 MT/s wäre gut genug
- Wiederverwerung von AT2 für Konsolen wäre für AMD ziemlich nice. Und allenfalls hilft das auch Microsoft und Sony, um die Kosten im Zaum zu halten

Noch was zu Medusa Point:
12 CU wären eigentlich die perfekte Konfiguration. Halbe Bandbreite von AT4 (8000 MT/s LPDDR5X = 128 GByte/s) für halb so viele CUs. Aber evtl. sind 8CU + 4MByte L2$ besser als 12CU + 2MByte L2$ (Chip-Fläche & Energieffizienz)

Die machen keine 30 APU Basisdies. Die machen genau 2, Medusa und Bumblebee aus meiner Sicht.
Medusa hat 4+8c+8CU in N3P
Bumblebee ist lt. MLID-Leak 4+4c+2CU in N3c

Beide APUs dienen mMn als Grundlage für all diese Produkte.
Die ersten Produkte die kommen werden dürften 26/27 zur CES lieferbar sein, Medusa als eigene APU in Notebooks und die Variante mit dem CCD für diejenigen, die wirlich CPU-Leistung haben wollen (volle AVX-Breite, höhere Takte). Später dürfte die APU mit AT2 gekoppelt herauskommen als XBox-PC von verschiedenen Herstellern - das ist kein anderes Die, wenn das nicht nötig ist. Medusa passt doch zu den Specs.
Ende des Jahres 27 dürfte Bumblebee erscheinen und ebenfalls über eine Siliziumbrücke verfügen, man könnte dann damit 4+4c + GPU bauen, wenn man 4+4c haben möchte, Bumblebee+AT4 oder AT3 beispielsweise oder Medusa+AT3.

Die ganze Genertion besteht mMn nur aus einem CCD, einem IOD, 2 APUs und den 4 GPU-Dies. Ist ja nicht viel anders als jetzt, aber die Produkte sind viel flexibler. PS6 ist mMn komplett separat davon zu sehen und dürfte wie gehabt ein Monolith werden, die GPU hier ist ja auch kleiner als AT2 und hätte mit 48CUs zu viel für AT3, da man ja Salvage mit einrechnen muss, aber weder die GPU noch die CPU sind mMn Standard, sondern modifiziert. Die PS6 ist sehr sehr sicher weiterhin ein Custom-SoC. Und AT1 dürfte direkt in der Planungsphase wieder verworfen worden sein, zu wenig Einsatzzwecke.

[ChaosTM]

Für mich: Nee nee. 15W SoC (mit so viel perf/W wie möglich) damit man nicht Akkulaufzeit aus den 1990ern hat und vom Formfaktor so dass es in die Hand passt und nicht zu schwer ist. 8“ oder sowas. Und SteamOS.
So ein eine Konfiguration mit 24CUs und wenig Takt könnte da noch am ehesten passen. Wobei ich hoffe, dass Valve wieder einen custom SoC bestellt, weil der prozessnormiert deutlich energieeffizienter ist als bisherige Stamdard APUs. :)


Ja, mit so was riesigen und schweren will ich auch nicht spielen und ein Akku Pack mit schleppen müssen, weil sonst der Saft nach ner halben Stunde ausgeht

[MSABK]

Mini-Halo wäre mega für ein Handheld. Ohne Cache sehe ich da aber schwarz was den Leistungssprung betrifft.

[robbitop]

10 MiB sind etwas weniger als ich für die 24 CUs erhofft hatte. APUs sind ja leider traditionell Bandbreitenlimitiert. Anscheinend soll sich das nicht ganz ändern

[basix]

Wären die das wirklich?

2-ch LPDDR6 skaliert von 256...409.6 GByte/s (10'667...17'066 MT/s). Das liegt im Bereich einer 9060(XT) mit 28...32CU, welche 288...320 GByte/s mitbringen. RDNA5 dürfte ausserdem die Bandbreiteneffizienz erhöhen (gibt einige Indizien dazu, Patente, Gerüchte).

Zudem wären 8MByte L2$ sinnvoller, da 2-ch / Power-of-2 und wenn AT2 mit 72 CU sowie 192bit 24 MByte L2$ haben soll ;)

[davidzo]

Gibt es denn gar keinen L3 bzw. IFcache mehr bei RDNA5?

Den L2 aufzublähen wäre dann Weg den nvidia mit Lovelace/Blackwell gegangen ist und Intel mit Battlemage und Lunarlake. Wobei 10MB für 24CUs und 128bit SI im Vergleich echt wenig sind. Nvidia rechnet mit 32MB pro 128bit SI und 32SMs und ältere AMD Architekturen waren da ähnlich.
AMDs L0 und L1 Caches sind zwar schnell aber haben auch keine bessere Hitrate als Nvidias oder Intels Ansatz. Irgendwas stimmt also nicht bei den Angaben denn die Chips wären so massivst Bandbreitenlimitiert.
Es sei denn RDNA5 CUs sind wirklich eher eine Abgespeckte schlankere Variante mit niedrigerer IPC gegenüber RDNA4. Dann würden Bandbreite und Cache womöglich ausreichen und es auch Sinn machen dass die kleinste IGP für den Desktop nun 8CU ist und nicht mehr nur 2CU.

L2 Cache hat bei Navi erheblich mehr Bandbreite und geringere Latenzen als der L3 IFcache. Wenn es flächenmäßig vertretbar ist macht es also Sinn diesen zu vergrößern statt den L3 anzulegen.

Fragt sich nur wieso AMD bei RDNA2, RDNA3 und RDNA4 einen anderen Weg gegangen ist. Ich kann mir das eigentlich nur vorstellen dass auch der riesige 128MB Cache bei RDNA1 schon für eine Chiplet Architektur angelegt war und daher eben als L3 angebunden war. Bei der konkreten Umsetzung in Produkte war man was das Packaging angeht noch nicht zu weit und hat es bei RDNA2 noch monolitisch umgesetzt. Nach dem Flop der RDNA3 Chiplets brauchte man also erstmal Zeit um so gravierende Architekturänderungen umzusetzen, RDNA4 war da längst in der Pipeline.


2-ch LPDDR6 skaliert von 256...409.6 GByte/s (10'667...17'066 MT/s).

Ich glaube kaum dass letzterer in 2026 schon zur Verfügung steht. Der Einstieg wird 10667 sein und mit Glück wird 14400 schon verfügbar sein.


RDNA5 dürfte ausserdem die Bandbreiteneffizienz erhöhen (gibt einige Indizien dazu, Patente, Gerüchte).

Schwer vorzustellen wie man die CUs füttern will wenn die Hitrate so in den Keller geht.
Wenn man wenig Cache hat hilft nur mehr Speicherbandbreite und das wäre eine Rückkehr zu GCN.

[robbitop]

Die bisherigen Leaks zu RDNA5 zeigen dass es eher den Nvidia Weg werden wird beim Cache. Kein L3 und dafür ein großer L2.

[robbitop]

Wären die das wirklich?

2-ch LPDDR6 skaliert von 256...409.6 GByte/s (10'667...17'066 MT/s). Das liegt im Bereich einer 9060(XT) mit 28...32CU, welche 288...320 GByte/s mitbringen. RDNA5 dürfte ausserdem die Bandbreiteneffizienz erhöhen (gibt einige Indizien dazu, Patente, Gerüchte).

Zudem wären 8MByte L2$ sinnvoller, da 2-ch / Power-of-2 und wenn AT2 mit 72 CU sowie 192bit 24 MByte L2$ haben soll ;)
Naja abwarten wie viele MT/s es wirklich sind am Ende. 11 MT/s bspw wäre ja gerade mal 50% von dem was GDDR6 schafft. Und mit 8 MB hätte man gerade mal 1/4 N44 in Bezug auf LLC. Wenn man dessen 4 MiB L2 abzieht sind es nur noch 4 MiB mehr. Also 1/8 vom LLC von N44.

[basix]

@davidzo @robbitop
Ich glaube der Schlüssel liegt im neuen Caching-System zusammen mit den angepassten CU (WGP internes Scheduling). Man kann viel mehr intern via L0 / LDS machen und muss weniger häufig auf den globalen L2 sowie Command Processor zugreifen. Der L0-Cache soll zudem verdoppelt werden.

Es gab auch mal noch ein AMD Paper, wo sie die L0-Caches remote sharen konnten (z.B. alle L0-Caches pro SE wäre eine Idee). Das hilft, wenn einige CU oder zumindest einige L0-Caches von nicht komplett ausgelastet sind. Zudem werden Daten-Duplikate verringert, wass die effektive Cache-Grösse erhöht. Das würde sich auch gut mit dem verdoppelten L0$ ergänzen.

Edit:
Hier ist das erwähnte Paper https://adwaitjog.github.io/docs/pdf/sharedl1-pact20.pdf

[robbitop]

Ich kann mir nicht vorstellen dass die winzigen Cachestufen da wirklich viel Druck von einem relativ gesehen riesigen LLC nehmen können.

[davidzo]

2-ch LPDDR6 skaliert von 256...409.6 GByte/s (10'667...17'066 MT/s).

Oh und wir sollten hier präzise bei den Formulierungen sein die Channels betrifft. Sonst denkt man noch man könnte ein 128bit SI mit LPDDR6 bauen.
Ein Channel hat bei LPDDR6 24bit. Ein 192bit SI hätte also mit 8x Modulen á 14.400mt/s 8x 38,4gb/s = 307,2gb/s.

Das ist also knapp weniger als die 320gb/s einer 9060XT die darüber hinaus noch über 32MB L3cache verfügt.

DDR6 wiederum soll 48bit Channels haben, wobei vermutlich zwei davon aus einem DIMM platz finden werden, falls dieser Formfaktor im Client noch verwendet werden wird. Ob die neuen Mainstream CPU Plattformen dann wieder Dual Channel, also 192bit haben werden oder single channel / 96bit wissen wir noch nicht.

[basix]

1-ch in dem Sinne wie es bei Endusern angewendet wird. Single-Channel und Dual-Channel DIMM im Consumer-Jargon:
- 1-ch DDR5 = 64bit
- 1-ch DDR6 = 64bit
- 1-ch LPDDR5 = 64bit
- 1-ch LPDDR6 = 96bit

Ich kann mir nicht vorstellen dass die winzigen Cachestufen da wirklich viel Druck von einem relativ gesehen riesigen LLC nehmen können.
Im verlinkten Paper sieht man bis zu +50% Performance-Gewinn. Best-Case aber immerhin. Dazu doppelte L0$ und verbesserte Datenlokalität da der L2$ pro CU gesehen 2.67x grösser wird (72 CU mit 24 MByte vs. 64 CU mit 8 MByte). Das alles in Kombination mit noch zusätzlichen Verbesserungen (Out-of-Order Execution, Local WGP Scheduling, verbesserte Kompressionsverfahren, BVH Traversal Verbesserungen, DGF, ...) summiert sich schlussendlich. Ein 4-facher MALL führt nur zu ca. 2x effektiver Bandbreite. Das darf man auch nicht vergessen. Und 24 MByte L2$ verglichen mit 8 + 64 = 72MByte sind effektiv "nur" 3x Unterschied und nicht 4x. Dazu hat man noch Datenduplikate im L2$ vs. IF$, was die effektive Grösse zusätzlich verringert.

Im Endeffekt gilt:
Die GPU-Designer bei AMD wissen wohl schon, was sie da machen ;)
Bei RDNA2...RDNA4 schien ein grosser L3$ die beste Lösung zu sein. Bei RDNA5 anscheinend nicht mehr.

[HOT]

Interessant, also gibt es nur entweder LPDDR6 oder LPDDR5 Support, wenn die sich bei der Bandbreite unterscheiden. Da würd ich LPDDR6 dann mal direkt streichen.

[basix]

Nicht zwingend. Man kann bei geeigneter Umsetzung LPDDR5 an einem LPDDR6 Interface betreiben (4x 16bit anstatt 4x 24bit pro Channel). Technisch wäre das schon möglich. Bei 10'667 MT/s als Startwert bei LPDDR6 und 10'700 MT/s als Höchstwert bei LPDDR5X könnte das zudem auch von den PHY her gut passen ;)

Edit:
Da habe wir es, Kombi LPDDR6 / LPDDR5X IP von Cadence https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2025/cadence-introduces-industry-first-lpddr65x-144gbps-memory-ip-to.html

[davidzo]

Beide nutzen zwar NRZ Signaling, aber die Unterschiede sind doch gravierender. Zum Beispiel nutzt LPDDR6 abgespeckte Subchannels statt realen channels und teilt sich paarweise command und clock lines. ein LPDDR5X Modul hat 2x 16bit und ein LPDDR6 nur 2x12bit. Der Command und Adress bus ist zudem nur noch 4bit breit statt 6bit. Und die Burst length sind 24bit statt 16bit. Das wird sich sicher nicht positiv auf die Latenz und damit die Eignung als CPU hauptspeicher auswirken.

Selbst wenn es gehen sollte dass man den gleichen PHY mal mit 4x Dies á LPDDR5X (128bit) und mal mit 8x 24bit Dies (192bit) LPDDR6 ausliefert, wären immerhin 50% des Speicherinterfaces on DIE verschwendet.


Ich kann mir irgendwie schwer vorstellen dass die APUs und GPUs mit beidem kommen.

[basix]

Naja, wenn Cadence solch eine Kompi-IP anbietet wird es ja gehen und einigermassen sinnvoll sein, sonst würde man es nicht anbieten. Aber klar, 1/3 der SI-Breite wird bei der Benutzung von LPDDR5X verschwendet. Dafür gibt es günstigeren Speicher ($/GByte). Es erlaubt zudem einen sehr breiten Spezifikationsbreich für APUs wie auch dGPUs (Bandbreite und Speichermenge). Und speziell weil man dGPUs und APUs mit den selben AT3 und AT4 Die abdecken will, würden Kombi-PHY schon Sinn machen. "Verschwendete" Chipfläche kann man über ein breiteres Produktportfolio mit weniger Chips und preisgünstigem LPDDR5X kompensieren.

Bei LPDDR6 könnte das "Problem" sein, dass es evtl. gar nicht kleineres als 32 Gbit pro Package geben wird. Das wären 16 GByte bei AT4 und 32 GByte bei AT3. Ich vermute allerdings, dass wir auch 24 Gbit Chips sehen werden.

Edit:
Noch als anderes Thema rund um LPDDR6 könnte Zen 6 "Verano" sein. Zen 6 wird 1.6 TByte/s Bandbreite bieten, mit 12'800er MCRDIMM und 16-ch. Nimmt man LPDDR6 bei "Verano", dürfte sich die Energieffizienz erhöhen und die effektive Bandbreite würde auch um 1.5x steigen (~2.5 TByte/s).
"Verano" könnte also somit ein neues IOD mit ein paar Updates mitbringen (z.B. LPDDR6, beschleunigte Infinity Fabric PHY zu den MI500 Accelerators, ...)

[davidzo]

Bei LPDDR6 könnte das "Problem" sein, dass es evtl. gar nicht kleineres als 32 Gbit pro Package geben wird. Das wären 16 GByte bei AT4 und 32 GByte bei AT3. Ich vermute allerdings, dass wir auch 24 Gbit Chips sehen werden.


Wegen der 2x12bit Channels macht imo 24Gbit pro DIE mehr Sinn.


Was wissen wir denn über Verano außer 2027 und das es mit mi500 zusammen launcht? Es könnte auch einfach die X3D version von Venice sein.
Trotz des Klanges des Codenamen ist es wohl nicht das was Bergamo für Genoa war, da Venice selber schon die 32C N2 Chiplets aufbietet. Sonst hätte ich ja gedacht das Venice/Verano einfach nur die Classic und Dense versionen wären. Aber das steht in AMDs Präsentationen bisher schon anders.

[basix]

Dass Verano einen anderen Namen bekommen hat und die 256C Version bereits als Venice vorgestellt wurde deutet mMn schon darauf hin, dass da noch mehr dahinter steckt. X3D würde ich mit Venice-X benennen, wie das bei Milan-X und Genoa-X auch schon der Fall war.

Ich denke es wird aber unwahrscheinlich sein, dass die CPU Cores ein Update bekommen. Ich sehe da folgende Optionen:
- Neues IOD (siehe meinen Post von vorhin)
- XDNA3 XCDs als zusätzliche Chiplets auf dem Package (oder sonst ein Accelerator, der besser aufs CPU-Package gehört)

[HOT]

Nicht zwingend. Man kann bei geeigneter Umsetzung LPDDR5 an einem LPDDR6 Interface betreiben (4x 16bit anstatt 4x 24bit pro Channel). Technisch wäre das schon möglich. Bei 10'667 MT/s als Startwert bei LPDDR6 und 10'700 MT/s als Höchstwert bei LPDDR5X könnte das zudem auch von den PHY her gut passen ;)

Edit:
Da habe wir es, Kombi LPDDR6 / LPDDR5X IP von Cadence https://www.cadence.com/en_US/home/company/newsroom/press-releases/pr/2025/cadence-introduces-industry-first-lpddr65x-144gbps-memory-ip-to.html

Ist ja eine Sache, dass das theoretisch technisch geht. Aber wir werden eine solche Umsetzen zu 99% eher nicht sehen. Ich würd mal bei AT3 und 4 sowie Medusa als auch Bumblebee von ganz normalen LPDDR5X-Support ausgehen.

Edit verschrieben

[robbitop]

Warum das? Strix Halo nutzt doch auch LPDDR und Strix Point ebenso.

[iamthebear]

Ich denke die Überlegungen die Überlegungen weg vom IF$ zu gehen sind:
a) SRAM skaliert von N4 nach N3 gar nicht mehr
b) Da die Gaming Workloads immer komplexer werden benötigt man immer mehr Cache für dieselbe Hitrate
c) Durch GDDR7 sinkt die benötigte Chipfläche pro Bandbreite da man 384Bit GDR6 durch 256Bit GDDR7 ersetzen kann
d) Es ist eine Unified Architektur für AI und Gaming Workloads. Für AI hilft IF$ nicht wirklich, da aktuelle LLMs sowieso nicht in den IF$ passen. Das verhält sich ähnlich wie damals die Mining Workloads

Langfristig wird es denke ich bei GPUs sowieso in Richtung HBM gehen sobald die KI Blase platzt und wieder ausreichend Packaging Kapazitäten vorhanden sind.

[basix]

Ist ja eine Sache, dass das theoretisch technisch geht. Aber wir werden eine solche Umsetzen zu 99% eher nicht sehen. Ich würd mal bei AT3 und 4 sowie Medusa als auch Bumblebee von ganz normalen LPDDR5X-Support ausgehen.

Theoretisch technisch? Es gibt fertig entwickelte IP. Das ist nicht ein "wäre evtl. noch schön" sondern das gibt es zu kaufen und Cadence wird einen Business Case dahinter sehen.

Und wo wären Kombi-PHY für LPDDR6/5X besser geeignet als bei zwei Chips, welche für dGPU (Low-End, Mainstream, Professional, ML/AI) als auch APUs (Premium, Professional, ML/AI) verwendet werden sollen. Also einen Bereich von 8...512 GByte Kapazität sowie 100...700 GByte/s Bandbreite abdecken könnten.

Medusa Point und Bumblebee sind andere Themen. Dort würde ich auch LPDDR5X vermuten. Wenn man 24 CU von AT4 mit 2-ch LPDDR6 bedienen kann, dürften 2-ch LPDDR5X für 8 CU reichen.

Langfristig wird es denke ich bei GPUs sowieso in Richtung HBM gehen sobald die KI Blase platzt und wieder ausreichend Packaging Kapazitäten vorhanden sind.
Unwahrscheinlich, da HBM ~5x teurer ist als GDDR. Wie viel Packaging Kapazität vorhanden ist, ist da relativ egal.

[davidzo]

Naja wenn einen die SRAM Skalierung tangiert dann muss man halt stacken und bleibt beim Cache DIE eben bei N4 oder gar N6.

Zumindest im Highend ist das die offensichtliche Lösung und wenn ich mit den jüngst gelaunchten 5500x3d so anschaue wäre das auch im midrange gangbar.

AMD braucht zudem den Cache für die RT Strategie. Ohne den wird es viel teurer RT auf den aufgebohrten general purpose Einheiten laufen zu lassen.

Wenn die Working set größen in neueren Games wirklich so skalieren würden wie du sagst, dann müsste N21 ja kürzlich dazugewonnen haben gegenüber RDNA3 und RDNA4.

GDDR7 hat auch 32% mehr Pins als GDDR6 und dazu noch höhere Ansprüche an die Signalwege. Die Komplexität eines 256bit GDDR7 Interfaces ist also nicht unbedingt weniger als die von 384bit GDDR6.

HBM sehe ich gar nicht. Das ist nur eine Option wenn man wirklich soviel bandbreite braucht und density constrained ist wie bei einer reticle sized AI GPU. Kostenmäßig ist das ja auch stacking, plus sogar mit Interposer. Dann kann man auch gleich auf stacked SRAM gehen und nach außen dann billigeren LPDDR anbinden.

[basix]

Ich hatte gerade die etwas verrückte Idee, dass Medusa Premium, Medusa Halo, AT2, AT3 und AT4 das selbe MID verwenden könnten. Sogar AT0 könnte das selbe MID verwenden, allerdings 2x Stück davon (4x Media Encoder/Decoder für ML/AI Tasks und lokale NVMe SSD auf der Karte für z.B. KV-Cache von DNN).

Es passt natürlich nicht ganz perfekt und es gibt Overhead. Aber es würde die Chip-Wiederverwertung maximieren. Display Engines, Multi Media Engines in x16 PCIe 5.0 wären für alle Varianten nutzbar. Evtl. wird bei AT4 das noch salvaged (PCIe x8, single Media Engine), aber das wäre ja auch OK.
Die zwei CPU IFOPs und 2x Zen 6LP Cores dürften bei 10-15mm2 Overhead liegen. Nicht gar nichts, aber auch nicht super teuer. Komplett undenkbar ist es aus meiner Sicht nicht und könnte vermutlich auch Time-to-Market beschleunigen.

Was dann vom Wagen fallen müsste wäre die NPU. Mit einer fetten GPU inkl. Matrix Accelerators fällt das aber eher wenig ins Gewicht.

AT0 als dGPU steht im Vordergrund aber theoretisch könnte man so auch eine APU mit AT0 machen :D

[amdfanuwe]

Zu viele komplexe Packages.
Ich denke eher, dass AT3und AT4 salvage Varianten von Medus (little) Halo sind.
Also AT3 = Medusa Halo ohne CCD
und AT4 = salvaged Medusa little Halo.

Mit den 3 Chips stellt AMD ein vielfältiges Portfolio auf und kommt somit auf lohnenswerte Stückzahlen.

Mesusa little Halo könnte für günstige Gaming Notebooks interessant sein während AT4 mit 24CU als Radeon XX50 eher auf weniger Interesse stoßen dürfte.
Medusa Halo mit 24 Core 48CU ist interessant, aber auch teuer. Dementsprechend dürfte die Nachfrage nicht überragend sein. AT3 dürfte als Radeon XX60 firmieren und für guten Absatz sorgen.

Damit sind wir bei folgenden Chiplets für Desktop, Mobile und GPU:
12 Core CCD
Ridge/Range IO (+CCD)
Medusa Halo GPU-IO (+CCD)
Medusa Little GPU-IO
Medusa Point (Big + CCD)
Bumblebee ( eventuell nur salvage Medusa Point wie AI5 330 auch Krakan Point sein soll)
AT0
AT2


Ich hab mal die mir bekannten Daten zusammengestellt:
Typ Name Socket Kerne CU PCIe USB4/3/2 RAM Speicher Lanes
ZEN5
Desktop Granite Ridge 9 9950X3D AM5 6 – 16 2 28/24 0,4,1 DDR5-5600 128
Mobile Fire Range 9 9955HX3D FL1 6 – 16 2 28/28 0,4,1 DDR5-5600 128
Strix Halo AI Max+ 395 FP11 8 – 16 40 16/16 2,3,3 LPDDR5x-8000 256
Strix Point AI 9 HX 375 FP8 4+8c 16 16/16 2,3,3 LPDDR5x-8000 128
Krakan Point AI 7 350 FP8 4+4c 8 16/16 2,3,3 LPDDR5x-8000 128
Krakan Point AI 5 330 FP8 1+3c 2 14/14 2,2,3 LPDDR5x 128

ZEN6 / UDNA?
Desktop Olympic Ridge AM5 12/24+0c+2LP 2 28/24 DDR5 128
Mobile Gator Range FL1 12/24+0c+2LP 2 28/28 DDR5 128
Medusa Halo FP12 24+0c+2LP 48 LPDDR6 384
FP11 LPDDR5x 256
Medus little Halo FP10? 4+8c+2LP 24 LPDDR5x 128
Medusa Point Big FP10 12+4+4c+2LP 8 LPDDR5x 128
Medusa Point FP10 4+4c+2LP 8 LPDDR5x 128
Bumblebee FP10 2+2c+2LP 2-4? LPDDR5x 128

GPU
AT0 158 GDDR7 (512)384
AT1 canceld 96
AT2 monolith 72 GDDR7 192
AT3 Medusa Halo ohne CCD monolith 48 LPDDR6 384
AT4 Salvaged Medusa little Halo monolith 24 LPDDR5x 128

[Badesalz]

Ist das eigentlich der erste Speku Zen-Thread wo SO viel über APUs geredet wird? hmm...

[mboeller]

Ich hatte gerade die etwas verrückte Idee, dass Medusa Premium, Medusa Halo, AT2, AT3 und AT4 das selbe MID verwenden könnten. Sogar AT0 könnte das selbe MID verwenden, allerdings 2x Stück davon (4x Media Encoder/Decoder für ML/AI Tasks und lokale NVMe SSD auf der Karte für z.B. KV-Cache von DNN).


Gefällt mir; ist ein einfaches Schema mit nur 4 Dies (MID, AT2/3/4) + CCD's um den ganzen (Mobile-) Consumer-Bereich abzudecken. Nur die jeweiligen Southbridges kommen noch on Top

Was fehlt ist Medusa-Point

Außerdem würde es bedeuten, dass AMD die kleine GPU im Desktop I/O wieder entfernt, was aber für sehr viele Consumer-Kunden kein Problem sein dürfte.

Nur die Speicheranbindung im Desktop wäre schwierig, außer das Speicherinterface in der GPU (AT3/4) kann nicht nur LPDDR5x sondern auch DDR5 (wie bei den bisherigen APU schon). Dann würde es wieder passen. Und zumindest die 24CU-GPU wäre dann auch im Desktop Standard.

Das Schema passt IMHO auch gut zu den Gerüchten, dass AMD zw. Consumer und Profi in Zukunft stärker unterscheidet.

[latiose88]

Was wie AMD könnte die kleine onboard GPU also streichen. Dann müsste ja jeder wieder zum laufen des PCs sich ja eine dedizierte GPU extra kaufen damit man den PC überhaupt starten könnte . Das wäre ja echt doof wenn das so wäre.

[basix]

Was fehlt ist Medusa-Point

Außerdem würde es bedeuten, dass AMD die kleine GPU im Desktop I/O wieder entfernt, was aber für sehr viele Consumer-Kunden kein Problem sein dürfte.

Medusa Points ist vermutlich ein separates (monolithisches) Die mit anscheinend nur 8 CU. Ein 12C Zen 6 CCD kann man wohl auch noch anflanschen. Es hat aber bereits 4 + 4c Zen 6 Cores auf dem Haupt Die.

Desktop wird anscheinend auch ein separates IOD bekommen. Kleine GPU integriert und mehr PCIe Lanes. Dazu sicher nur Single Media/Video/Display Engines. Das ist alles stärker abgespeckt.

[mboeller]

Medusa Points ist vermutlich ein separates (monolithisches) Die mit anscheinend nur 8 CU. Ein 12C Zen 6 CCD kann man wohl auch noch anflanschen. Es hat aber bereits 4 + 4c Zen 6 Cores auf dem Haupt Die.


ich könnte mir vorstellen, das Medusa-Point nur der Nachfolger von Kraken-Point ist und nicht von Strix-Point.

Halo-Mini mit 1 CCD sollte so 220-250mm2 Die-Fläche haben (CCD 80mm2, MID 50mm2 und die AT4-GPU <100mm2, AT2 mit 3x mehr CU soll ja nach den MLID-Gerüchten nur 264mm2 groß sein). Den Preisvorteil von Monolithisch sehe ich da nicht. Und Strix-Halo ist vom Idle-Verbrauch her auch nicht mehr so schlimm wie die Desktop-Varianten.


Desktop wird anscheinend auch ein separates IOD bekommen. Kleine GPU integriert und mehr PCIe Lanes. Dazu sicher nur Single Media/Video/Display Engines. Das ist alles stärker abgespeckt.

Ich dachte es ging darum das System bei allen Consumer-PC durchzuziehen, unabhängig davon ob nun Notebook oder Desktop? Erst die "Prosumer" brauchen dann mehr PCIe Lanes etc...

[robbitop]

MLID hat doch eine komplette Aufstellung gemacht.

[basix]

Ich dachte es ging darum das System bei allen Consumer-PC durchzuziehen, unabhängig davon ob nun Notebook oder Desktop? Erst die "Prosumer" brauchen dann mehr PCIe Lanes etc...

Mit Medusa Premium / Halo wirst du keine dGPU verwenden. Dort ist ja der Hauptsinn, dass man eine fette iGPU hat. Strix Halo hat auch nur x16 PCIe 4.0 Lanes. Und das reicht für ein paar SSDs und sonstiges.

Bei dGPUs reichen x16 Lanes ebenfalls. Da sind höchstens die paar USB Interfaces unnütz, welche das "MID" definitiv haben wird. USB 4.0 / PCIe 5.0 Kombi PHY können hier aber nützlich sein: AT3 & AT4 als ML/AI Accelerators können z.B. Modelle oder den KV-Cache lokal speichern. Das nimmt Last vom Netzwerk und VRAM. Und vielleicht ist auch ein USB 4.0 Anschluss für eine Server-Karte nützlich? Oder könnte man die auch noch als Ethernet-PHY drittverwerten? Schlussendlich wird ein kombiniertes MID für dGPUs und APUs immer mit Overhead verbunden sein (ungenutzte Chipteile). Aber je nach Produktgruppe lässt sich daraus trotzdem noch was sinnvolles basteln. Und wenn man die Chips teuer im ML/AI Bereich absetzen kann, dürfte sich das unter dem Strich locker lohnen. Nur 1x MID Variante spart ausserdem R&D Aufwand und man bekommt zusätzliches Economy of Scale. Auch wenn das MID etwas zu gross sein sollte für dGPUs, dürfte das unter dem Strich zu fast keinen zusätzlichen Kosten führen.

Bei Medusa Point wären x16 Lanes evtl. knapp, wenn man eine dGPU und dazu noch anderes Zeug verwenden will. Deswegen benötigt man mehr PCIe Lanes. Dito beim Desktop. Deswegen macht hier ein anderes MID / IOD schon Sinn.

Man könnte sich dann eher fragen, ob Medusa Point und Desktop das selbe IOD bekommen könnten. Bei Desktop sind aber on-Die CPU Cores sowie N3P ein wenig Perlen vor die Säue. Es gibt ja Gerüchte, dass bei Zen 6 Desktop noch RDNA 3.5 zum Einsatz kommen soll (und dazu nur 2...4 CU) und entsprechend auch N4C oder so als TSMC Prozess. Kostenoptimiert, da oftmals eh mit einer dGPU kombiniert. Medusa Point dürfte als APU dann auch auf AM5 verfügbar gemacht werden (siehe Ryzen AI 9000G bei Zen 5 und Strix Point).

[robbitop]

Man darf nicht vergessen dass es sich um 2026 bzw wohl eher um 2027er Produkte handelt. Da ist man mit Fertigungsprozessen mit N3 nicht mehr leading edge.

[basix]

Ja, Medusa dürfte H1/2027 am Markt auftreffen. Aber bis dann wird das einzige in N2P Zen 6 und MI500 sein. N3P ist vielleicht nicht mehr Leading Edge, aber für das meiste das höchste der Gefühle. Und Desktop wird vermutlich deutlich früher dran sein (womöglich Q3/2026), weil die MI400 Plattform bereits H1/2026 kommen wird. Zen 6 EPYC ist dann also bereits fertig. Da macht N4C oder gar ein Samsung Prozess schon Sinn. N3P fürs Desktop IOD macht mMn nur Sinn, wenn man es mit Medusa Point teilen würde. Aber das bezweifle ich stark. Irgendwie cool wäre es (Desktop mit stärkerer iGPU und noch ein paar zusätzlichen Zen 6 Cores), aber die Timeline passt nicht so recht mit RDNA5 überein. RDNA4 oder RDNA 3.5 hören sich für Desktop stimmiger an.

[robbitop]

Lieber kein Samsung Prozess. Die sind überhaupt nicht konkurrenzfähig mit den vergleichbaren von TSMC. Die Zahl (in dem Falle 4nm) impliziert das zwar - aber in jedem Test den ich gesehen habe, gab es da ordentlich Rückstand. Ggf. für irgendwelche Billig SoCs die in Billiglaptops für 200 EUR kommen sinnvoll. Aber sobald man sich in einem Segment mit ernsthafter Konkurrenz misst, die TSMC nutzt, hat man dann gleich einen krachenden Nachteil.

[basix]

Es geht nur um das Desktop IOD. Das hat geringere Anforderungen. Selbst ein GloFo 12/14nm Prozess war da lange gut genug ;)

[robbitop]

Oh ja das ist was anderes. Aber zumindest bei den APUs (und um die ging es doch?) gibt es kein klassisches IOD mehr. Da waren gleich CPU und GPU Cores drin, so dass man die mit und ohne die AT3/4 GPUs kombinieren kann. Und der Kram soll auch in den Laptop. Da wäre es schon relevant.

Aber du meinst den IOD für eine reine Desktop CPU mit minimaler IGP (seit Zen 4 in jeder CPU)? Ja dann sollte das reichen.

[x-force]

Es geht nur um das Desktop IOD. Das hat geringere Anforderungen. Selbst ein GloFo 12/14nm Prozess war da lange gut genug ;)

der säuft im idle teilweise mehr als ne komplette cpu.
samsung prozess und high end anspruch passt einfach nicht. aber ja, gekauft wurde trotzdem.

[robbitop]

Wobei ich kaum glaube, dass das an der Node liegt/lag. Seit Zen 4 ist das ja TSMC 6 nm vs den alten 12/14 nm Glofo.
Das scheint eher an der Konstellation Topologie, Fabric und Packaging (normales MCM) zusammen zu hängen.

[HOT]

N3P wird aus Kostengründen ausgewählt mMn, denn N3c soll ja dazu kompetibel aber ca. 1/4 billiger sein (was noch zu bestätigen wäre). Ich könnt mir vorstellen, dass daher der Wind weht.
Das IOD ist eine komische Story. Erst leakt MLID das IOD mit N3P und RDNA4, dann rudert er zurück und sagt nur noch was von N4 oder N6, mostly N6.
(Gleichzeitig cancelt AMD ein SF4X-Produkt wegen schlechter Ausbeute, welches ein IOD gewesen sein soll... gibts jetzt nur noch ein N6-IOD, weil das andere gecancelt wurde? Gibts davon vielleicht auch eines in N4?) War nur für Server
Ich denke N3P war hierfür nie ne Option...
Bin gespannt auf weitere Leaks, ob es jetzt doch nur bei einem N6-IOD bleibt, oder ob es doch noch eines in N4 gibt.

[robbitop]

Man darf bei sowas nie vergessen, dass sowas alles "moving targets" sind und sich Dinge entwickeln und verändern können (oder gar abgesagt werden) innerhalb eines Produktentwicklungszyklusses. Und Dokumente die geleakt sind können auch mal veraltet sein. Bis 2027 ist ja noch ein wenig Zeit.

[robbitop]

Erst leakt MLID das IOD mit N3P und RDNA4, dann rudert er zurück und sagt nur noch was von N4 oder N6, mostly N6. Gleichzeitig cancelt AMD ein SF4X-Produkt wegen schlechter Ausbeute, welches ein IOD gewesen sein soll... gibts jetzt nur noch ein N6-IOD, weil das andere gecancelt wurde? Gibts davon vielleicht auch eines in N4?
Ich denke N3P war hierfür nie ne Option...
Bin gespannt auf weitere Leaks, ob es jetzt doch nur bei einem N6-IOD bleibt, oder ob es doch noch eines in N4 gibt.
Welche SKU meinst du genau?
Ich sehe da nur N3 und N2 in der Auflistung - hier der YT Link mit dem genauen Timestamp wo er die komplette Auflistung hat (auch im Anhang hinterlegt):
https://youtu.be/K0B08iCFgkk?si=T5uWFYBGleY0BEAp&t=1243

[HOT]

Er listet ein IOD in N3P und eines in N6, das war der ursprüngliche Leak. Aber er sagt in den letzten Videos, dass er sich da nicht sicher ist und das IOD auch N4 sein kann und dass er von seinen Kontakten nur noch von N6 hört.

Ich geh mal von einem N4-IOD mit RDNA3.5 aus für Olympic Ridge und ein billiges N6-IOD ohne NPU und für nur ein CCD für die Billigware.

[robbitop]

in dem Video sind die IODs aber alle N3 und rot geflagt (also high confidence). Das sollte man schon so entsprechend einordnen und das sollte alle älteren Äußerungen "überschreiben".

[HOT]

Als wenn bei dem irgendwas konsistent wäre :freak:. Er hat bis zur letzten Sekunde geglaubt, dass Meteor Lake der große Wurf ist (auch wenn er jetzt steif und fest das Gegenteil behauptet) und dass Halo in N3 gefertigt wird... mit high confidence... Spielt aber auch in Details keine Rolle, ob das IOD jetzt N3P oder N4P ist dürfte für uns Nutzer total hupe sein. Wichtig ist, dass es ein gutes neues IOD gibt und seine Leaks stimmen ja größtenteils.

[robbitop]

Das mag sein aber sofern man sich auf die letzten Leaks bezieht sollte man schon die wiedergebenen Informationen als Grundlage nutzen und nicht irgendwas anderes mit dem Argument, dass sich einiges anders bewahrheitet hat. Es haben sich auch viele Dinge genau so bewahrheitet. Und zwar sehr spezifische Dinge. Da sollte man keinen bias haben.

Man muss dabei beachten und differenzieren:

1.) Die Dinge die falsch waren - waren die mit high confidence geflagt? Das macht grundsätzlich einen Unterschied
2.) War es AMD oder Intel oder Nvidia. Die Güte seiner Quellen sit sehr unterschiedlich je nach IHV.
3.) Dinge sind „moving targets“. Wenn in geleakten Dokumenten etwas aus dem frühen Entwicklungszyklus eine Information steht, kann sich das noch ändern.

[HOT]

Du siehst das zu strukturiert, ich bezweifle, dass Tom so strukturiert ist wie du ;).

[robbitop]

Zu seinen Leaks bei Strix Halo: zumindest hier sagt er N4 für Strix Halo und das ist 9 Monate her: https://youtu.be/pZjqzQVc-So?si=J35kc67KDLuttFwd

hier auch - schon 1 Jahr alt: https://youtu.be/ekCMnmD_EzA?si=saseyaf7-3IPVuS8

Ich hab aber nur punktuell geguckt innerhalb von 2 min.
Ich erinnere mich auch an N3 aber das scheint ein moving target zu gewesen zu sein und er scheint ja auch schon eine ganze Weile (mind 1 Jahr) von 4 nm zu reden bei Halo.

Du siehst das zu strukturiert, ich bezweifle, dass Tom so strukturiert ist wie du ;).
Sehr spekulativ IMO. Immerhin flagt er nach unterschiedlichen confidence levels und er sagt oft genug dass vieles ein Moving target ist und er flagt auch Dinge wo er nur wenige Quellen hat, es inkonkludent ist oder wo er selbst nur spekuliert. Das erscheint mir eine gewisse Struktur zu haben.

IMO sollte man grundsätzlich jedem die Chance geben, das von ihm dargestellte objektiv zu bewerten. :)

[HOT]

So hab mir die Sachen noch mal angesehen, er hats auch noch mal in seinem neuen Video drin.
Das könnte auch ganz anders sein und würde trotzdem 100% zu seinen Leaks passen. Also:

- Es gibt einen Medusa Point (ich nenns mal MDS1), der hat 4+4c+8CU. Das ist der Brot-und-Butter-chip, also quasi der Nachfolger von Phoenix/HawkPoint und Kraken.
- Es könnte ein Medusa CPU-Tile ohne Grafik und Speichercontroller geben mit 4+8c (ich nenn den mal MDS2), der ein 2 Siliziumbrücken mitbringt und somit einen ATx-Chip benötigt.
Daher gibt es auch keinen Leak über dessen Grafikeinheiten, denn gibt einfach keine. Mit dem Chip kann man tonneweise Schabernack treiben.
- Man könnte den mit allen AT außer 0 koppeln, also AT2 für Magnus, AT3 für Halo, AT4 für mini-Halo
- sollte er 2 Brücken haben, könnte man zusätzlich noch ein CCD dranhängen und hätte dann 24 Kerne.

Also
MDS1 -> 4+4c+2LP+8CU+NPU+0 Sil-Brücken+128Bit LPDDR5x
MDS2 -> 4+8c+4LP+0CU+NPU+2 Sil-Brücken+0Bit

MDS2 Variante 1: AT4 -> 4+4c gekoppelt mit 24CUs (also c-Core-Savalge) + 128Bit LPDDR5x
MDS2 Variante 2: AT3 -> 4+8c gekoppelt mit 48CUs + 256Bit LPDDR5x
MDS2 Variante 3: AT2 -> 3+8C gekoppelt mit 68 von 72CUs (Magnus) (also big-Core-Salvage) + 192Bit GDDR7
MDS2 Variante 4: AT3+CCD (+X3D) -> 12+4+8c gekoppelt mit 48CUs + 384Bit LPDDR6

Strix Halo -> Medusa Halo -> MDS2 Variante 4
Strix Halo 1CCD -> Medusa Halo -> MDS2 Variante 2
Strix (Gorgon) Point -> Medusa Halo -> MDS2 Variante 1
Kraken (Gorgon) Point -> Medusa Point -> MDS1

XBox-PC: MDS2 Variante 3

AT3 und 4 traue ich auch zu, dass die LPDDR6-Speicher ebenfalls unterstützen, damit hätte AT4 dann 192Bit und AT3 dann 384Bit

Wenn ich mir die Sache so angucke, könnt ich mir vorstellen, dass MDS1 zum Jahreswechsel 26/27 in Notebooks verfügbar ist und MDS2 dann frühestens im Spätsommer 27, da die GPUs ja auch kaum früher erscheinen würden, könnte dann auch erst zum Jahreswechsel 27/28 soweit sein mit MDS2. Die Magnus-XBoxen kommen sicherlich so September 27.

Noch eine Kleinigkeit: MDS1 hat sicherlich RDNA4 und das Olympic-Ridge-IOD wird RDNA 3.5 sein, daher die ganze Verwirrung aus meiner Sicht.

Olympic Ridge/Gator Range -> RDNA3.5
MDS1 -> RDNA4
MDS2 -> UDNA

[robbitop]

Dieser CPU Tile ohne IMC und GPU wird sicher auch (wie immer) existieren. Um die Standarddesktop CPUs und Server CPUs abzudecken.
Ich fand es auch merkwürdig immer eine IGP und einen IMC mitzuschleppen für die AT3/4 APU SKUs. Da würde ein reines CPU Chiplet sicher besser passen.

[HOT]

https://videocardz.com/newz/amd-and-intel-mobile-cpu-roadmap-leak-core-ultra-300-and-medusa-ryzen-in-q2-2026-core-ultra-400-in-q2-2027

Holla, Medusa soll schon Q2 26 starten. Mal sehen ob die Tabelle stimmt.

[Nightspider]

- Es könnte ein Medusa CPU-Tile ohne Grafik und Speichercontroller geben mit 4+8c (ich nenn den mal MDS2), der ein 2 Siliziumbrücken mitbringt und somit einen ATx-Chip benötigt

Also der Teil ist lächerlich.

Wozu ein extra CPU Tile wenn man ein absolutes highend 2nm CPU Chiplet hat?

Wozu 4+8c ? Blödsinn.

Mit dem Chip kann man tonneweise Schabernack treiben.

Zum Beispiel?

Sicher, das du kein Schabernack mit uns treibst?

[HOT]

Das passt doch nicht zusammen, eine APU ist doch ein ganz anderes Die :freak: Wir haben doch ein Zen5-CCD, lass und Strix und Kraken abschaffen, die brauchen wir nicht... was ist das denn für ne dämliche Argumentation? MDS2 wäre eine ganz normale APU, nur dass die Grafikeinheit ein variables Chiplet ist.

[MSABK]

https://videocardz.com/newz/amd-and-intel-mobile-cpu-roadmap-leak-core-ultra-300-and-medusa-ryzen-in-q2-2026-core-ultra-400-in-q2-2027

Holla, Medusa soll schon Q2 26 starten. Mal sehen ob die Tabelle stimmt.

Würde Sinn ergeben. Amd ist mMn schwach aufgestellt im mobilen Bereich 2026, zumindest in der ersten Jahreshälfte. Gefühlt tut sich bei Amd wenig bis nichts, immer noch RDNA3. Zen5 gibt es nur in teuren Geräten.

[Nightspider]

MLID: PS6 "Canis" Handheld

135mm² TSMC N3
4x Zen6c + 2x Zen6 LP
192 Bit LPDDR5X-8533
16CU RDNA5 @ 1,2 Ghz (1,65 Ghz docked)
MicroSD und M.2 Slot, Haptic Vibration
Fertigung geplant für mitte 2027


Release Ende 2027 klingt aber irgendwie zu spät um irgendjemanden vom Stuhl kippen zu lassen. Zumal es 2027 ja schon wieder LPDDR6 und 2nm gibt.

[dildo4u]

Kommt doch immer auf den Preis an du kannst jetzt ein Xbox Ally X kaufen aber halt für 800€ das ist kein Massenmarkt.

[HOT]

Das ist auch kein PS6-Handheld sondern ein PS-Handheld. Das kann mit Sicherheit keine nativen PS6-Spiele darstellen :freak:.
Zudem sind die CUs wieder je nach Lesart. Nach Kepler-Lesart hätte das Ding 8CUs, nach MLID-Lesart 16CUs.

[dildo4u]

Ich würde mich nicht an Generationen aufhängen AAA muss skalieren Hellblade 2 drückt eine 5090 unter 60fps in 4k und hat ein Steam Deck Profil.

[iamthebear]

Würde Sinn ergeben. Amd ist mMn schwach aufgestellt im mobilen Bereich 2026, zumindest in der ersten Jahreshälfte. Gefühlt tut sich bei Amd wenig bis nichts, immer noch RDNA3. Zen5 gibt es nur in teuren Geräten.

OEMs brauchen Zeit. Wenn OEMs 26H1 bereits Geräte releasen sollen dann müssen die CPUs noch heuer fertig sein und ein Ende 2025 Launch ist nicht nur von der Timeline sehr merkwürdig (nur 1 Jahr nach Zen 5). Es ist auch noch viel zu still für einen 2025 Launch und TSMC hat den Node noch gar nicht so weit als dass N2P in Massenproduktion gehen könnte.

Ich würde aktuell eher darauf tippen, dass Medusa ein Zen 5 Shrink auf 3nm ist und nur eine neuere GPU bringt.

Das ist auch kein PS6-Handheld sondern ein PS-Handheld. Das kann mit Sicherheit keine nativen PS6-Spiele darstellen :freak:.
Zudem sind die CUs wieder je nach Lesart. Nach Kepler-Lesart hätte das Ding 8CUs, nach MLID-Lesart 16CUs.

Das hat Sony in der Hand. Wenn sie im Store keine Spiele zulassen, die nicht aif dem Handheld zumindest spielbar sind (30fps und reduzierte Details) dann werden die Spielehersteller ihre Spiele effizient und skalierbar gestalten wie zu PS4 Zeiten und auf der PS6 wird alles wunderbar laufen.
Tun sie das nicht wird weiterhin Schrott released und die PS6 wird auch nur 1080p30 oder 720p60 bieten wie schon die Generationen davor.

[HOT]

Ich würde mich nicht an Generationen aufhängen AAA muss skalieren Hellblade 2 drückt eine 5090 unter 60fps in 4k und hat ein Steam Deck Profil.
Die PS6 hat 8 volle Zen6 oder irgendne Mischform, das Handheld nur 4 Zen6c. Das Handheld ist keine PS6, Ende der Geschichte.

[Nightspider]

Wir wissen ja auch noch gar nicht ob die PS6 vielleicht ein oder zwei LP Kerne für das OS und Hintergrundprogramme bekommt.

8 Kerne bzw. 16 Threads exclusiv für Spiele wäre ja auch schon ein Fortschritt.

[robbitop]

Ich empfinde es immer als schockierend wie viel ressourcen für so ein Konsolen OS verschwendet werden die dann nicht für die Spiele genutzt werden. Wozu verballert man 2c/4t für ein OS was im Hintergrund quasi nix machen muss? Das bisschen voicechat, Videoaufnahme (wo das heavy lifting sicherlich über einen hw video encoder läuft) und das bisschen GUI…
Das würde gerade wenn man nur 4C für die Spiele vorsieht schon was ausmachen.

Ansonsten finde ich den L3 der CPU ziemlich klein - das kostet ordentlich Performance in Spielen. Performancenormiert hätte man mit mehr L3 den Takt deutlich senken können was gerade bei einem handheld sinnvoll ist.

Die 16 CUs sind für mobile angemessen. Allerdings wird die GPU nicht viel L2 Cache haben was auch wieder Energieeffizienz kostet. Eine hohe Hitrate spart ram Zugriffe und damit Energie. Aber dafnur 135 mm2 was ja in 3 nm sicherlich umso wichtiger wird.

PS6 Handheld - finde wie HOT die Bezeichnung auch sehr gewagt. Aber: wenn sie wirklich das Ding auch noch als base Console liefern könnte es ggf funktionieren. So wie XSS und XSX. Spiele müssen auf der base HW laufen (somit auf dem Handheld) und auf dem größeren Gerät laufen sie halt besser (Auflösung, fps, detail settings).

[Badesalz]

Ich empfinde es immer als schockierend wie viel ressourcen für so ein Konsolen OS verschwendet werden die dann nicht für die Spiele genutzt werden. Wozu verballert man 2c/4t für ein OS was im Hintergrund quasi nix machen muss? Gehören da die Treiber (alle...) nicht auch zum "OS"?

[MSABK]

OEMs brauchen Zeit. Wenn OEMs 26H1 bereits Geräte releasen sollen dann müssen die CPUs noch heuer fertig sein und ein Ende 2025 Launch ist nicht nur von der Timeline sehr merkwürdig (nur 1 Jahr nach Zen 5). Es ist auch noch viel zu still für einen 2025 Launch und TSMC hat den Node noch gar nicht so weit als dass N2P in Massenproduktion gehen könnte.

Ich würde aktuell eher darauf tippen, dass Medusa ein Zen 5 Shrink auf 3nm ist und nur eine neuere GPU bringt.


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Wäre ja immerhin was, weil mit RDNA3.5 in 2026 rumgurken gewinnt man nichts. Intel ist da weiter inzwischen.

[Lurtz]

Ich empfinde es immer als schockierend wie viel ressourcen für so ein Konsolen OS verschwendet werden die dann nicht für die Spiele genutzt werden. Wozu verballert man 2c/4t für ein OS was im Hintergrund quasi nix machen muss? Das bisschen voicechat, Videoaufnahme (wo das heavy lifting sicherlich über einen hw video encoder läuft) und das bisschen GUI…
Das würde gerade wenn man nur 4C für die Spiele vorsieht schon was ausmachen.

Ist das nicht eher ein Softwareproblem? Wahrscheinlich hat man Angst, dass essenzielle Dinge kaputt gehen, wenn man alle Kerne für Spiele freigibt.

[robbitop]

Ja ich denke auch dass das ein SW Problem ist. Ich würde ins Lastenheft reinschreiben es gibt 1c/2t. Das wird doch in schlanker Form mehr als machbar sein. Es ist ja auch kein Lauch sondern Zen6. Zwar die LP Variante aber einfach nur für das OS?

[dildo4u]

Wäre ja immerhin was, weil mit RDNA3.5 in 2026 rumgurken gewinnt man nichts. Intel ist da weiter inzwischen.
So lange die IGP von TSMC kommen hat Intel nich wirklich Vorteile gegenüber AMD.

Es ist zu bezweifeln das die Margen weiter reduziert werden um bessere Endkunden Preise zu erziehlen.

[Nightspider]

Ich hätte mir eigentlich auch 10 big Cores in der PS6 nur für Spiele gewünscht.
Mit wenig L3 Cache sind die Kerne verdammt klein und es bringt einfach das Multithreading weiter voran.

Beim Dev Kit der PS5 waren wohl damals nur 6,5 Kerne für die Spiele freigegeben. Ob das noch immer so ist weiß ich aber nicht.

Es gab damals ja auch Spieleentwickler die am liebsten 16 Kerne in der PS5 gehabt hätten laut Mark Cerny.

[dildo4u]

Fast alle TV sind 120hz macht kein Sinn tonnen Ressourecen in die CPU zu stecken, BF6 sollte mit 6 Zen 6 Cores 120hz schaffen.

[basix]

Eine PS6 mit 8x Zen 6 auf ~5...5.5 GHz (für Games) sowie 2x Zen 6 LP Cores (für OS, Streaming, Data Management, ...) ist aus meiner Sicht keine schlechte Lösung. Die meisten Games hängen an 1...3x Hauptthreads. Deswegen wohl auch die NextGen XBox mit 3x Zen 6 + 8x Zen 6c.

Hohe ST-Performance (IPC, Takt, grosser unified L3$) zusammen mit AVX512 Support (double-pumped) und einer GPU, welche mehr Aufgaben selbstständig übernehmen kann (on-GPU BVH-Transformation (https://gpuopen.com/download/dobb_bvh.pdf), Work Graphs) und somit die CPU entlastet ist mMn eine gute Kombination. Man muss da immer das Gesamtsystem betrachten.

Fast alle TV sind 120hz macht kein Sinn tonnen Ressourecen in die CPU zu stecken, BF6 sollte mit 6 Zen 6 Cores 120hz schaffen.
Für die meisten Spiele wird es zudem auf FG hinauslaufen. Nur kompetitive Shooter werden 120fps ohne interpolierte FG anpeilen.

[robbitop]

Fast alle TV sind 120hz macht kein Sinn tonnen Ressourecen in die CPU zu stecken, BF6 sollte mit 6 Zen 6 Cores 120hz schaffen.
Das wurde auch schon zur PS5 gesagt. Hat nicht lange gedauert bis sich das änderte. Die zunehmende Ineffizienz der Nutzung der Resources (UE5 usw) ändert sowas schnell.

Auch kann man die Zen Kerne vom Desktop nicht mit denen in den Konsolen vergleichen. Der winzige L3 Cache und die gleichzeitig oft deutlich höhere Memorylatency reduzieren schon ordentlich die Spieleleistung. 20+% Reduktion taktnormiert würden mich nicht überraschen. Dazu kommen auch niedrigere Taktraten in den Konsolen - insbesondere wenn Zen C Cores zum Einsatz kommen. Wenn man da bei ~4 GHz noch rauskommt (bei stationären Konsolen!) wären das schon 30% Reduktion ggü den Top SKUs aus dem Desktop. Im Handheld wird es sicherlich eher < 4 GHz werden. Ich würde mich auch nicht wundern wenn es nur knappe 3 GHz oder weniger sind.

Im Steam Deck kann man wunderschön sehen, wie schwach die Zen2 Cores sind mit zu kleinem L3 Cache und hoher Memorylatency.

[dildo4u]

Welche Games sind CPU Limitert?Fast alles hängt an der GPU was logisch ist wenn wir von 5060 Performance sprechen alles mit UE5 braucht Upsampling für 60fps.

PS5 Pro legte in der BF6 Beta ordentlich zu excellent für Zen 2.

KQ2W9wHTL6M

[davidzo]

Es ist auch noch viel zu still für einen 2025 Launch und TSMC hat den Node noch gar nicht so weit als dass N2P in Massenproduktion gehen könnte.

Es soll ja auch N3P sein.

Ich hätte mir eigentlich auch 10 big Cores in der PS6 nur für Spiele gewünscht.
2 Cores mehr oder 4 WGPs mehr. Die Frage ist was mehr FPS bringt und das spricht imo eindeutig für mehr GPU. Gerade durch SMT hat man ja threads genug für Game nebentasks, Sprachchat, Videostreaming etc. HWUB hat den Mythos dass nebentasks auf 6-kern CPUs für stuttering sorgen mit ihren umfangreichen 6Kern/12T tests bereits Debunked.

zusammen mit AVX512 Support (double-pumped)
Bringt AVX512 etwas in Games, außer den Developmentzyklus länger und komplexer zu machen? SIMD throughput scheint kein Problem zu sein in Games und die wenigen Codepfade die von breiteren vektoren profitieren sind physik, Animation-blending, ggf. Partikelsysteme. Sind die im moment ein Bottleneck?
Video decoding kann man vergessen, das macht man eh in hardware auf Konsolen.

[Nightspider]

Fast alle TV sind 120hz

Und? GTA6 läuft mit 30fps auf der PS5.

BF6 sollte mit 6 Zen 6 Cores 120hz schaffen.

BF6 ist ein PS5 Gen Spiel.

PS6 Gen Spiele werden wieder deutlich komplexere Spielwelten bekommen mit besserer Physik und mehr Objekten.

Wenn Half Life 3 den Gamern bezüglich Gameplayphysik bald wieder die Augen öffnen wird, werden Spielestudios sich auch wieder mehr auf Physik in Spielen konzentrieren.

GTA6 wird auch zeigen in welche Richtung es gehen wird bezüglich Simulation, Physik, Detaildichte usw.

kein Sinn tonnen Ressourecen in die CPU zu stecken

Tonnen Ressourcen ?
Mit vollem L3 sinds es 7mm² für einen Kern. Mit reduziertem L2 und L3 Cache kommt man auf ~~5mm². Ohne AVX512 Gedöhns vielleicht Richtung 4mm².


2 Cores mehr oder 4 WGPs mehr. Die Frage ist was mehr FPS bringt und das spricht imo eindeutig für mehr GPU.

Also bei GTA6 und Battlefield 7 lautet die Antwort bestimmt: CPU Kerne! ;)

[dildo4u]

Du kannst dich nicht an deiner 1kw Maschine orientiren das Ding bekommt eine GPU die ein Drittel der 5090 Lösung haben wird da man sie für 600$ verkaufen will.

Und nicht vergessen der Nvidia Treiber saugt die Konsolen gegehen mit den CPU Ressourcen besser um.

[nagus]

HL3 - ernsthaft?

[robbitop]

Welche Games sind CPU Limitert?Fast alles hängt an der GPU was logisch ist wenn wir von 5060 Performance sprechen alles mit UE5 braucht Upsampling für 60fps.

PS5 Pro legte in der BF6 Beta ordentlich zu excellent für Zen 2.

https://youtu.be/KQ2W9wHTL6M
BF6 ist nicht das einzige Spiel auf dem Planeten.
Ich habe einige DF Tests im Hinterkopf wo sie rausgefunden haben, dass die CPU limitiert. Aus der reinen Erinnerung: Oblibion remaster, Baldurs Gate 3 in der Stadt; Dragons Dogma 2, CP77 in Night City im dichten Stadtbereich mit Streaming. IIRC gab es auch andere neuere UE5 Titel (war es Silent Hill) bei denen das auch symptomatisch war.

BF6 ist ja grundsätzlich auch ein Online Spiel - die sind in der Regel deswegen ganz gut optimiert und sie haben auch nicht die Freude mit Unreal Engine.

Und man muss bedenken, dass ein Konsolen SoC auch nicht nur zum Launch gut aussehen muss mit der Performance sondern auch 6...7...8 Jahre lang bis die nächste Konsole kommt. Und PRO Konsolen zählen nicht, weil die ja nur optional sind.

[Nightspider]

PS5 Pro legte in der BF6 Beta ordentlich zu excellent für Zen 2.

https://youtu.be/KQ2W9wHTL6M

Die Pro ist in CPU lastigen Szenen in BF6 teilweise nicht mal 25% schneller, obwohl die CPU 10% schneller taktet.

Und die Pro rutscht da teilweise in den 90er fps Bereich OBWOHL in der Beta nur kleine Karten vorhanden waren.

Ich seh die 90fps Marke schon fallen bei der Pro sobald große Karten gespielt werden mit höhrerer Weitsicht.

Du kannst dich nicht an deiner 1kw Maschine orientiren das Ding bekommt eine GPU die ein Drittel der 5090 Lösung haben wird da man sie für 600$ verkaufen will.

Und nicht vergessen der Nvidia Treiber saugt die Konsolen gegehen mit den CPU Ressourcen besser um.

Hey! Mein PC genügt sich schon mit knapp 750 W die meisten Zeit. Mein Zen5 saugt nur 50-60 Watt. :tongue:

Aber scheiß egal wie schnell die GPU wird, Entwickler wollen viel CPU Leistung um realistischere, lebendigere Welten zu bauen.

Guck dir halt nochmal den GTA6 Trailer oder das einstündige Squadron42 Video an.

[basix]

Bringt AVX512 etwas in Games, außer den Developmentzyklus länger und komplexer zu machen? SIMD throughput scheint kein Problem zu sein in Games und die wenigen Codepfade die von breiteren vektoren profitieren sind physik, Animation-blending, ggf. Partikelsysteme. Sind die im moment ein Bottleneck?

Welchen Development-Zyklus meinst du? Den der HW sicher nicht, denn der wird länger wenn man das aus dem Core rausnimmt (double pumped AVX512 Zen 6 in N3P wird es aufgrund Medusa Point sowieso geben).

Und bezüglich (Raytracing) Performance mal Googles KI:
AVX-512 can accelerate ray tracing BVH rebuilds by using its wide vector instructions to process multiple nodes or rays in parallel, often by converting the BVH to a Structure-of-Arrays (SoA) layout and using high-performance, vectorized traversal algorithms. Libraries like Intel Embree integrate AVX-512 support for efficient BVH construction and traversal, allowing for faster rendering, especially with coherent ray workloads.
Hier ist nur BVH construction interessant aber es gibt schon Vorteile von breiten Vektor-Units ;)

Bei der PS5 & Raytracing wird ja oft gesagt, dass die CPU der Bottleneck ist. Und hier helfen halbierte Vektor-Units vom originalen Zen 2 Design anscheinend nicht.

[Nightspider]

In welchen Situationen sollte man Raytracing auf der CPU laufen lassen?

Da müsste die Gameplayphysik viel weiter sein, als sie jetzt ist, das sowas wortwörtlich ins Spiel kommt.

[basix]

BVH Construnction, mein Freund. Das läuft (zu gewissen Teilen) auf der CPU.

Du kannst z.B. Nvidias MegaGeometry anschauen:
https://github.com/NVIDIA-RTX/RTXMG
https://youtu.be/KblmxDkaUfc?t=3041 -> ~4x bessere CPU-Performance mit MegaGeometry

Das BVH-Traversal, Tracing und Rendering läuft natürlich auf der GPU.

[iamthebear]

Ich empfinde es immer als schockierend wie viel ressourcen für so ein Konsolen OS verschwendet werden die dann nicht für die Spiele genutzt werden. Wozu verballert man 2c/4t für ein OS was im Hintergrund quasi nix machen muss? Das bisschen voicechat, Videoaufnahme (wo das heavy lifting sicherlich über einen hw video encoder läuft) und das bisschen GUI…
Das würde gerade wenn man nur 4C für die Spiele vorsieht schon was ausmachen.

Ich denke das ist mehr dafür, um eine klare Trennung zu haben. Da Konsolengenerationen bisher immer die selbe Kernanzahl und Architektur haben ist es möglich, dass Spieleentwickler das Scheduling selbst in die Hand nehmen und ihre Threads manuell den Kernen zuordnen damit der Main Thread sich z.B keinen Kern per SMT teilen muss.
Wenn dann Sony je nach Laune seinen eigenen Threads dazu mischt wird das spießen also ist es einfacher diese aif eigene Kerne zu legen. Im Fall von Zen6 können die LP Kerne für den OS Kram dann auch deutlich niedriger takten und nuckeln weniger am gemeinsamen TDP Budget.

Ansonsten finde ich den L3 der CPU ziemlich klein - das kostet ordentlich Performance in Spielen. Performancenormiert hätte man mit mehr L3 den Takt deutlich senken können was gerade bei einem handheld sinnvoll ist.

Ist die Frage wie das bei einem unified Memory Ansatz dann in der Praxis funktioniert. Ich habe die Befürchtung, dass die GPU dann den gesamten L3 mit ihrem Zeugs anfüllt und dije CPU (die den L3 auf Grund der Latenz mehr braucht) nichts mehr abbekommt. Auch die L3 Latenz wäre nicht so prickelnd wenn das Ganze auf 2 Dies aufgeteilt ist.

Die 16 CUs sind für mobile angemessen. Allerdings wird die GPU nicht viel L2 Cache haben was auch wieder Energieeffizienz kostet. Eine hohe Hitrate spart ram Zugriffe und damit Energie. Aber dafnur 135 mm2 was ja in 3 nm sicherlich umso wichtiger wird.

Bei GPU Aufgaben kann man mangelnden Cache ja ziemlich einfach durch ein dickeres Speicherinterface kompensieren, da die Latenz nicht so kritisch ist. Ist mehr eine Frage was mehr Platz benötigt.

PS6 Handheld - finde wie HOT die Bezeichnung auch sehr gewagt. Aber: wenn sie wirklich das Ding auch noch als base Console liefern könnte es ggf funktionieren. So wie XSS und XSX. Spiele müssen auf der base HW laufen (somit auf dem Handheld) und auf dem größeren Gerät laufen sie halt besser (Auflösung, fps, detail settings).

Was den GPU Teil angeht habe ich weniger Bedenken. Auf einem Handheld braucht man ja weniger Auflösung (sowohl Render als auxh Aisgabeauflösung) als auf einem 4K Fernseher.
Aber wenn nur 4 Kerne da sind, dkie noch dazu ein Stück niedriger takten dann könnte das schon zum Problem werden wenn.

Es soll ja auch N3P sein.

Das bedeutet dann aber, dass es nur die 4+4 Basisausführung gibt und nicht den optionalen 12C N2P Die dazu.

2 Cores mehr oder 4 WGPs mehr. Die Frage ist was mehr FPS bringt und das spricht imo eindeutig für mehr GPU. Gerade durch SMT hat man ja threads genug für Game nebentasks, Sprachchat, Videostreaming etc. HWUB hat den Mythos dass nebentasks auf 6-kern CPUs für stuttering sorgen mit ihren umfangreichen 6Kern/12T tests bereits Debunked.

Den 6 vs. 8 Kerne Test von HWU kann man knicken, da hier ohne VCache getestet wurde wodurch alles speicherlimitiert ist (hat man ja gut mit 9950X vs 7950X gesehen).
Bei 2700X vs. 2600X hat man bereits gut sehen können, dass die Engine sehr wohl von mehr als 6 Kernen profitiert. Und das deren klinische Benchstation wohl kaum der Praxis eines Spielerechners mit Discord, Updates im Hintergrund, Browsertabs etc. entsoricht sollte auch klar sein.

Ich denke eher, dass man die Spiele CPU seitig nicht zu viel aufblasen wollte, da es dann schwierig wird diese auf einem 4C Handheld zum Laufen zu bringen.

[Nightspider]

Die PS6 dürfte auf jeden Fall mehr L3 haben als die PS5.

Denn von N7 zu N3P ist die L3 Dichte schon noch ein gutes Stück gestiegen und wie robbitop schon sagte, würden die Zen6 Kerne wohl jämmerlich am L3 krepieren, wenn nur so wenig verbaut wäre, wie bei der PS5.

Eher wird man den L2 wieder halbieren. Bei Zen4 hat der verdoppelte L2 gerade mal ~1% mehr IPC gebracht, laut AMD.

Ob das BVH Zeug für Games so wichtig ist das man dafür den AVX512 Kram in den Kernen behalten sollte bleibt auch abzuwarten.


Edit:

Die PS5 hatte gerade mal 1MB L3 pro Zen2 Kern.

Ein Desktop Ryzen hat 4x so viel L3 Cache und ein X3D Prozessor 12x so viel L3 Cache pro Kern.

Wenn die PS6 nicht wenigstens 2MB L3 pro Kern bekommt, fresse ich einen Besen.

[iamthebear]

Die Dichte ist gestiegen aber eben auch der Preis pro Wafer. Ich denke in Summe wird sich das nicht viel nehmen.

8MB L3 sind schon verdammt wenig. Ich vermute es wird auf 16MB hoch gehen aber viel mehr denke ich nicht denn:

a) Konsolenspiele sind selten CPU limitiert. In der Regel bremst die GPU. Und wenn die Spiele am Handheld auch zumindest mit 30fps laufen sollen dann müssen die Spielehersteller sowieso nicht so viel CPU Performance verbraten.
Dass Zen6 verwendet wird liegt primär daran, dass AMD keine Zen 5 IP auf N3 hat.

b) Ich bin mir nicht sicher, ob zusätzlicher L3 bei einem unified memory Modell genauso funktioniert wie im Desktop. Falls CPU und GPU mit den gleichen Daten arbeiten so befürchte ich ähnliche Probleme wie bei den Dual CCD Modellen.

Was den L2 angeht so geht es bei den 1MB weniger darum die Latenz zu senken sondern darum, um den Ring zu überlasten indem man versucht lokal benötigte Daten auch lokal zu halten während global benötigte Daten global gehalten werden.

Ich kann mir zwar gut vorstellen, dass man auf 512KB reduziert, da mit nur 8 statt 12 Kernen die Last nicht so groß ist und das Thema Idle Power Consumption auch eher zu vernachlässigen ist d.h. der Ring kann mit vollem Speed laufen.
Allerdings ist fraglich, ob AMD wirklich 2 verschiedene Designs verwenden will. Dasselbe gilt für AVX512. Bisher hat AMD immer die Strategie verfolgt die Kerne so viel wie möglich zu recyclen selbst wenn es aus technischer Sicht keinen Sinn ergibt (siehe Dual CCD im Desktop).

Bei RT erwarte ich eher eine sehr zärtliche Nutzung. Die GPU dürfte etwas über dem Niveau einer 9060 XT liegen und das Talent der Spieleentwickler zum Performancetuning wird kaum besser werden wenn ich mir den Trend der letzt Jahre ansehe.

[latiose88]

Aha ihr geht also davon aus das der l2 Cache bei Zen 6 wieder schrumpfen könnte. Und wie sieht es mit L1 cache aus ? Und l3 Cache bleibt also so groß wie aktuell Zen 5 so ist ?

[basix]

Bei der L2-Cache Reduktion geht es nur um die Konsolen-Variante von Zen 6.

[HOT]

Die PS6 kommt sicherlich erst 28. Das Ding könnte auch mehr als N3P sein. Ich meine Tom hätte zum Prozess zu der APU bisher nichts gesagt. Soweit ich weiss hat er nur gesagt bekommen, dass das Ding kommt und 48CUs hat (was nach neuer Lesart 48WGPs wären, um das mal zu entschärfen).

[mboeller]

Die PS6 kommt sicherlich erst 28. Das Ding könnte auch mehr als N3P sein. Ich meine Tom hätte zum Prozess zu der APU bisher nichts gesagt. Soweit ich weiss hat er nur gesagt bekommen, dass das Ding kommt und 48CUs hat (was nach neuer Lesart 48WGPs wären, um das mal zu entschärfen).

das wäre dann mehr als AT-2 ... SEHR unwahrscheinlich

Eher ein AT-3, also 48CU bzw. 24WGP. Der "Ausschuß" wird als GPU verkauft. Die PS6-GPU sollte wie auch die XBox-GPU ein Chiplet sein. XBox-GPU anscheinend ein AT-2; PS6 anscheinend ein AT-3

[HOT]

Wie gesagt, ich gehe von 28 und vom mehr als N3P aus. Und es ist umgekehrt, die vollen GPUs werden als GPU verkauft, die salvage Parts als Konsolen und APUs.
Die PS6 ist ein separater monolithischer Chip, keine ATx-GPU. Man sieht ja bei den N4x, dass die Salvage-Parts überhaupt keine Rolle spielen. Die 9070 ist 50€ billiger und wird fast nicht gekauft, N44 gibts nicht als salvage bisher. Mit dem Ermöglichen von anderen Märkten werden die Salvage-Parts bei den dedizierten GPUs bei AMD komplett verschwinden.

[amdfanuwe]

N44 gibts nicht als salvage bisher.
Stimmt nicht. Gibt die 9060 https://www.heise.de/news/AMD-entlaesst-Radeon-RX-9060-heimlich-in-den-Markt-10510161.html

[HOT]

Wie auch immer, wird sicherlich auch weiterhin salvage geben in bestimmten Bereichen, aber für Desktop-GPUs wirds halt kaum noch nötig sein.

https://www.guru3d.com/story/amd-zen-7-verano-cpu-to-power-instinct-mi500-mega-pods-with-256-gpus/
Die schreiben schon wieder bei Verano Zen7. Ich bin immer noch skeptisch.

[Badesalz]

Ou... Da lassen auch N2P und N3P keine zivilisierten Verbräuche mehr zu :usweet:
https://www.hardwareluxx.de/index.php/news/hardware/kuehlung/66928-ocp-summit-epyc-venice-bis-1-400-w-und-packages-zuk%C3%BCnftig-mit-mehreren-kilowatt.html

[HOT]

Nach den GPUs gehen jetzt auch die professionellen CPUs in den kW-Bereich.

Aber auch das Desktop-IOD in N3P wurde von Kepler bestätigt, find ich heftig.

[Nightspider]

Vor einem halben Jahr hast du noch selbstbewusst gesagt das das IOD in N4 kommt. ;)


Das IOD für Olympic soll N4 bleiben

Ein N3P IOD bedeutet auf jeden Fall deutlich höhere RAM Taktraten.

Mein DDR5_8000 Kit wartet schon ungeduldig auf Zen6 und fährt derzeit noch mit Handbremse. :D

Das wird in Games einen schönen Boost geben, die auf kurze Latenzen und hohe Bandbreite stehen, wie Star Citizen.

Ich sehe gerade das auch schon die ersten CUDIMM 48GB Kit, DDR5-9600 Riegel gelistet sind.
Zen6 wird Spaß machen. :)

[HOT]

Für das IOD ist es eher egal, ob das N3 oder N4 ist, das wird keinen großen Unterschied machen - weder in der Fläche noch in der Performance.
Man kann aber das IOD offenbar später im sehr günstigen N3C produzieren ohne großen Aufwand, vielleicht hat man das darauf abgesehen.

[Nightspider]

Der Memory Controller bzw. dessen Speed sollte schon von N3P profitieren.

Der GPU Komplex alleine macht schon knapp 20% des IOD aus und dazu kommen noch diverse VCN Encoder/Decoder, Display Controller und andere Sachen wie Audio und PCIe Controller.

Den Anteil an Logik würde ich schon auf grob 60% im IOD schätzen, das Zeug wird natürlich alles kleiner in N3P und noch weniger Saft brauchen.

Vielleicht will AMD beim Stromverbrauch generell und vor allem auch im Idle alles andere in den Schatten stellen.
Mit N2P und N3P sind die Vorraussetzungen dafür jedenfalls gegeben.


Der Zen 4/5 IOD ist auch leicht geschrumpft obwohl er 62% mehr Transistoren hatte und wies eine 67% höhere Transistordichte gegenüber dem Zen2/3 IOD auf.

Der Zen6 IOD wird sicherlich deutlich keiner, wenn 50-60% des Chips von N6 auf N3P um geschätzte 50-60% schrumpfen kann.

Das Zen4/5 IOD ist 122mm² groß. Ich schätze mal, dass das Zen6 IOD Richtung 90mm² gehen wird.
Der 12 Kern Ryzen wird bestimmt auch ohne V-Cache schon Richtung 550-700 Euro gehen zu Beginn und mit V-Cache Richtung 800 Euro.

[Nightspider]

Ergänzend vielleicht auch nochmal erwähnt, dass die Herstellungskosten für ein Zen4/5 IOD gerade mal auf 20 Euro geschätzt wurden, vor 2 Jahren und knapp unter 20 Euro für ein CCD.

https://youtu.be/oMcsW-myRCU?t=693

Also selbst wenn der N3P Wafer doppelt so viel kostet wie der N6 Wafer aber dafür der IOD etwas schrumpft, dann reden wir gerade mal von rund ~~10 Euro Mehrkosten beim IOD gegenüber dem N6 IOD.
Zwischen N4(P) und N3P wäre die Differenz noch kleiner im 4-6 Euro Bereich.

Sind aber natürlich nur sehr grobe Einschätzungen, weil man sehr unterschiedliche Zahlen zu Waferkosten findet und die Kosten für einen Node sich über die Zeit im Preis verändern.

[Der_Korken]

Ob N3 oder N4 ist imho nicht entscheidend für den IOD. Das wichtigste ist, dass die CCDs nicht mehr über das Package angebunden werden, sondern so wie bei Strix Halo.

[Nightspider]

Logisch.

[Badesalz]

Vielleicht will AMD beim Stromverbrauch generell und vor allem auch im Idle alles andere in den Schatten stellen.
Mit N2P und N3P sind die Vorraussetzungen dafür jedenfalls gegeben.Der aktuelle Gegensatz davon resultiert imho nicht durch bisher dafür ungeeigneten Nodes...

[bbott]

Ob N3 oder N4 ist imho nicht entscheidend für den IOD. Das wichtigste ist, dass die CCDs nicht mehr über das Package angebunden werden, sondern so wie bei Strix Halo.
Gibt es dazu inzwischen Bandbreiten, Stromverbrauch und Latzenzmessungen?

[robbitop]

Latenzmessungen mit Aida gibt es iirc. Und die waren nicht beeindruckend. Meine Vermutung ist dass man die Fabrice nicht an das bessere package angepasst hat und das ggf dann erst mit Zen6 kommt wenn flächendeckend kein MCM package mehr benutzt wird sondern was modernes.

[Zossel]

Latenzmessungen mit Aida gibt es iirc. Und die waren nicht beeindruckend. Meine Vermutung ist dass man die Fabrice nicht an das bessere package angepasst hat und das ggf dann erst mit Zen6 kommt wenn flächendeckend kein MCM package mehr benutzt wird sondern was modernes.

Der Kram muss halt über die Fabric, und die bringt eben Latenzen mit sich.

[davidzo]

In dem Interview mit Chips and Cheese hieß es dass es sehr wohl niedrigere Latenzen gibt, man sich aber in erster Linie auf low power konzentriert hat weil man Labtops im Sinn hatte.

In der Realität fehlt es aber im Mobile Markt an Momentum weil sich Intel entschieden hat ihr Arrowlake Halo Konkurrenzprodukt nicht zu launchen. Dadurch wird Strix Halo jetzt in AI Mini-PCs verscheuert, worüber AMD sicher nicht glücklich ist. Man hat sich sicher höhere ASPs vorgestellt und ist sich auch bewusst dass RDNA3.5 nicht wirklich die Achitektur ist die man für einen edge AI-Angriff auf nvidia bräuchte (FP8 und fp4 double rate support wären sinniger).

Auch Intel war es bei Meteorlake ja extrem wichtig dass dei Chipletverbindung möglichst wenig energie kostet und man hat daher sehr niedrige Fabrictakte angesett und eher massiv parallele Verbindungen verwendet.


So the CCDs that are featured, to a first order, in the desktop part they have an actual PHY that connects the two dies. And so there’s actually a distance that it needs to travel. It's a SERDES and you're able to go some distance between the two. That's how we've always connected the two. And that's a low cost interface, if you will. It is a high bandwidth interface.

Schon lustig dass die CPUs mit denen AMD den Desktop so dominiert eher die "low cost" Lösung sind gegenüber den mobile CPUs.

Brutal das Intel es im mobile hinkriegt mit AMDs monolititschen "teuren" DIEs zu konkurrieren, aber es im Desktop gegen eine low Cost Lösung mit extrem wenig cutting edge silicon und einem billigen i/o DIE so verkackt.


Der Hauptgrund für die "sea of wires" Direktverbindung ohne PHY ist aber Power Management, nicht Latenz:

But that had low-power states that could only take it so far. And you had retraining and latency implications every time the chip went down and came back up and so on. So for an always-on kind of a desktop kind of machine, that seemed like the best interconnect to connect that as we try to build this into an APU. The first thing we had to do was to change the interconnect between the two dies. And so the CCD that you see here, the core die that you see here, has a different item. That's the first change.

Mahesh Subramony (AMD) sagt es zweimal dass man damit auch lower latency erziehlt gegenüber grantie ridge (desktop):
[QUOTE]
That's a sea of wires. We use fan out, we're for level fan out in order to connect the two dies. So you get the lower latency, the lower power, it's stateless. So we're able to just connect the data fabric through that connect interface into the CCD. So the first big change between a Granite [Ridge] or a 9950X3D and this Strix Halo is the die-to-die interconnect. Low-power, same high bandwidth, 32 bytes per cycle in both directions, lower latency. So everything - and almost instant on-and-off stateless - because it's just a sea of wires going across. So it's a little [bit of a tradeoff] of course, the fabrication technology is more expensive than the one over there [points to a 9950X3D], but it meets the needs of the customer and the fact that it has to be a low power that can actually connect.

[CrazyIvan]

Der neue Interconnect ist auch ein guter Grund, weshalb das neue IOD deutlich kleiner werden sollte. Die IFoP-Anflanschpunkte sind vergleichsweise massiv und skalieren nahezu null mit der Strukturbreite - deshalb hat AMD ja ganz bewusst auf Legacy Nodes gesetzt.

[davidzo]

Der neue Interconnect ist auch ein guter Grund, weshalb das neue IOD deutlich kleiner werden sollte. Die IFoP-Anflanschpunkte sind vergleichsweise massiv und skalieren nahezu null mit der Strukturbreite - deshalb hat AMD ja ganz bewusst auf Legacy Nodes gesetzt.

Naja "deutlich" ist was anderes. Die Strix Halo CCDs sind dank den kleineren ifop links kaum 2mm^2 kleiner als die von granite ridge und auch die ifop Fläche im IO die von granite ridge ist nicht gerade groß. Klar ist die Fläche bei strix halo etwas kleiner, aber das gibt keine 10% unterschied.

Nicht zu vergessen kommt eine 50tops XDNA2 NPU hinzu und die IGP wird von 2CU RDNA2 auf rdna3.5 oder rdna4 upgegradet (4CUs oder bleibt es bei 2?)

Dafür wechselt das IO die entweder auf TSMC N3 oder auf Samsung SF4. die IGP und NPU sollten dabei ordentlich schrumpfen.
Trotzdem rechne ich nicht mit einem kleineren IO DIE.

[Nightspider]

Die IFoP-Anflanschpunkte sind vergleichsweise massiv

So groß sind die nicht:

https://www.techpowerup.com/img/k7154soqkMiCfa52.jpg


die IGP wird von 2CU RDNA2 auf rdna3.5 oder rdna4 upgegradet (4CUs oder bleibt es bei 2?)

Auch wenn das nicht wirklich von Belangen ist wird es interessant wie schnell 2 oder 4 RDNA4 CUs in N3P im IO Die werden. Alte Games sollten darauf schon problemlos laufen.
Die IGP kann sicherlich auch deutlich höher takten, dank dem modernen N3P Prozess und die Encoder/Decoder dürften auch extrem sparsam werden.

2 Zen6c Kerne dazu und man hätte den perfekten Nano-Office 15W Chip. :D


Dafür wechselt das IO die entweder auf TSMC N3 oder auf Samsung SF4. die IGP und NPU sollten dabei ordentlich schrumpfen.
Trotzdem rechne ich nicht mit einem kleineren IO DIE.

Samsung ist doch schon vom Tisch oder?

Ich hoffe die NPU wächst nicht wieder. Die bisherigen NPU reicht erstmal völlig aus von der Leistung und von dem, was Microsoft fordert.
Gerade im N3P Prozess braucht man nicht noch mehr sinnlos Fläche opfern, für etwas was noch gar nicht genutzt wird.

[basix]

Samsung ist nicht vom Tisch, da wir eigentlich noch zu wenig über Zen 6 wissen ;)

Ich hoffe ja auf 2x CU RDNA5. Das wäre äquivalent zu 4x CU RDNA4 ;)
Und mit 3.0 GHz oder so wäre das schon ganz OK für eine iGPU.

Die NPU dürfte wohl wieder bei ~50 TOPS bleiben. In N3P sowie erhöhten Taktraten (Desktop, weniger Tiles und dafür mehr Takt) dürfte das ziemlich kompakt werden. Die NPU auf Strix Halo ist ~15mm2 gross und hat 32x Tiles. Reduziert man auf 24x Tiles und erhöht den Takt um 1.33x landet man wieder bei 50 TOPS. Und vermutlich ein gutes Stück <10mm2.

Auch wenn N3P fürs IOD als Overkill erscheinen könnte, ist da doch recht viel Logik integriert wo sich hohe Density lohnt (iGPU, Video/Media, NPU). Und wir reden auch von einer Nutzungsdauer von vermutlich 2026 bis 2029/2030 auf AM5.

[Badesalz]

Samsung ist nicht vom Tisch, da wir eigentlich noch zu wenig über Zen 6 wissen ;)Aber genug über Samsung ;)

[HOT]

Man bekommt ne Idee, warum das PCIe6 nichts wird bis 2030:
https://www.youtube.com/watch?v=dzfyNgyYhAc

[Badesalz]

Alles alte Kamelle :wink: Hatten wir doch schon in den anderen Threads durch.

[Nightspider]

Highyield sagte auf YT Zen6 würde wohl den gleichen Organic Interposer nutzen wird, wie Strix Halo und diverse Websiten und RGT kopierten es.

MLID stellt jetzt nochmal klar das es eine andere Methode ist und man eine passive Silicon Bridge nutzen wird und das die Bridge von UMC kommt und das Packaging bei SPIL gemacht wird.

https://www.youtube.com/watch?v=NPiZBmrj_Aw

Dass das Packaging nicht bei TSMC gemacht wird hat mich im ersten Moment überrascht aber macht Sinn, da das Interposer Packaging ja deutlich einfacher ist als beispielsweise mehrere aktive Chips aufeinander zu stapeln.
Mit Silizium Interposern hat AMD ja auch schon lange Erfahrung gesammelt, seit MI200. Wobei mich da noch interessieren würde ob das damals bei TSMC gemacht wurde oder auch bei anderen Firmen.

[basix]

InFO_LSI ist aber kein Interposer ;)

InFO_LSI ist das selbe wie Intels EMIB (bei MI200 hiess das Elevated Fanout Bridge, EFB) und erreicht kleinere Bump-Pitches verglichen zu InFO_oS. Ich denke das wird entscheidend gewesen sein. Daneben dürfte InFO_LSI besser sein für grössere Packages und somit EPYC (InFO_oS ist auf 65 x 65mm begrenzt). Aufgrund des unterschiedlichen Bump Pitches muss man bei Consumer dann natürlich auch auf Silicon Bridges setzen. Intel verwendet das bei Consumer Chips aber auch schon, die Kosten dürften also tragbar sein.

https://i0.wp.com/semianalysis.com/wp-content/uploads/2024/11/https3A2F2Fbucketeer-e05bbc84-baa3-437e-9518-adb32be77984.s3.amazonaws.com2Fpublic2Fimages2F65c77a82-a597-4a00-b30b-80caf8439e9c_1024x576.jpeg?ssl=1

[robbitop]

Highyield sagte auf YT Zen6 würde wohl den gleichen Organic Interposer nutzen wird, wie Strix Halo und diverse Websiten und RGT kopierten es.

MLID stellt jetzt nochmal klar das es eine andere Methode ist und man eine passive Silicon Bridge nutzen wird und das die Bridge von UMC kommt und das Packaging bei SPIL gemacht wird.

https://www.youtube.com/watch?v=NPiZBmrj_Aw

Dass das Packaging nicht bei TSMC gemacht wird hat mich im ersten Moment überrascht aber macht Sinn, da das Interposer Packaging ja deutlich einfacher ist als beispielsweise mehrere aktive Chips aufeinander zu stapeln.
Mit Silizium Interposern hat AMD ja auch schon lange Erfahrung gesammelt, seit MI200. Wobei mich da noch interessieren würde ob das damals bei TSMC gemacht wurde oder auch bei anderen Firmen.

w0mbat = high yield hat hier vor ein paar Tagen aber auch plötzlich von deutlich besseren packaging Methoden für Zen 6 geschrieben - las sich so als hätte er darauf erst vor kurzem einen Hinweis bekommen entsprechend kann der Teil von dem Video obsolet sein (und auch die Vermutung dass Halo ein Testchip ist auch wenn Zen 6 dann anderes packaging verwendet. Ich bin was das Thema Testchip im Zusammenhang mit Serienprodukten angeht sehr skeptisch ob man das wirklich braucht. Das geht doch sicher auch im lab).

MLID hat das im Januar iirc schon gesagt sogar wer das packaging macht und wer die silicon bridge fertigt.

[HOT]

MLID hat geleakt wie AMD das macht. Es scheint nicht für das gesamte Mainstream-Lineup zu gelten, die billigsten werden wohl nicht mit Silicon Bridges laufen (ich vermute, die werden weiterhin IFOP und das alte IOD nutzen), aber die meisten Zen6 und Medusa1-Produkte (natürlich nicht die monolithischen) nutzen Silicon Bridges gefertigt von UMC und verbaut von SPIL, nicht von TSMC. Tom sagt auch, dass es ein komplett neuer eigener Anschluss ist um die Latenz zu optimieren und bisher nirgendwo zum Einsatz kam. Der X3D ist davon übrigens unberührt, das ist kein Hindernis für Silicon Bridges.

[Badesalz]

Als wenn das Zeug nicht schnell genug wäre... Was gibts zu Teillast und Idle?

[robbitop]

MLID hat geleakt wie AMD das macht. Es scheint nicht für das gesamte Mainstream-Lineup zu gelten, die billigsten werden wohl nicht mit Silicon Bridges laufen (ich vermute, die werden weiterhin IFOP und das alte IOD nutzen), aber die meisten Zen6 und Medusa1-Produkte (natürlich nicht die monolithischen) nutzen Silicon Bridges gefertigt von UMC und verbaut von SPIL, nicht von TSMC. Tom sagt auch, dass es ein komplett neuer eigener Anschluss ist um die Latenz zu optimieren und bisher nirgendwo zum Einsatz kam. Der X3D ist davon übrigens unberührt, das ist kein Hindernis für Silicon Bridges.
Wenn sie das CCD sharen wollen muss es das gleiche packaging sein. Und iirc hat er in dem Video was davon gesagt dass das bei Zen 6 APUs und low end GPUs wie AT4 zum Einsatz kommen soll und mittlerweile nicht mehr so teuer ist und auch nicht mehr so knapp von der Kapazität

[Nightspider]

War wombat nicht der, der sich damals ewig an Bulldozer geklammert hat und selbst nach dem Release noch ewig von nicht aktivierter Secred Sauce und Kernzusammenschaltung `a la reverse Hyperthreading erzählt hat?

die billigsten werden wohl nicht mit Silicon Bridges laufen (ich vermute, die werden weiterhin IFOP und das alte IOD nutzen)

Gibt's dazu irgendwelche Hinweise?

Wenn mit IFOP das 2nm die 5% größer wäre, wie bei Strix Halo CCD vs. Zen5 Vanilla CCD, dann wäre die Frage ob es was bringt.

Ich mein, wie viel höher werden die Kosten durch eine kleine, passive Silizium Brücke schon sein? 10 Dollar?

Eher wird man die Zen6 Halo Produkte launchen und die billigen CPUs vielleicht mit deutlicher Verzögerung.

Sonst würden die 8 bis 6 Kern Salvage Chips von Zen6 jegliche Zen5 CPUs plattmachen und keiner würde mehr Zen5 kaufen wollen.

Der Sprung wird einfach riesig mit Zen6.

So wie zwischen Zen1 und Zen3.

[robbitop]

Keine Ahnung. Aber selbst wenn: Bulldozer ist 15 Jahre her. Jeder entwickelt sich in so einer langen Zeit deutlich weiter. Alte Kamellen IMO.

Zu den Kosten: die bridges sind passives Silizium. Braucht keinen tollen/teuren Prozess für das Silizium und es ist winzig. Zumindest auf der BOM Seite würde es mich wundern wenn das 10 eur kosten würde. Wahrscheinlich eher ein Bruchteil dessen.

[basix]

Eher wird man die Zen6 Halo Produkte launchen und die billigen CPUs vielleicht mit deutlicher Verzögerung.

Sonst würden die 8 bis 6 Kern Salvage Chips von Zen6 jegliche Zen5 CPUs plattmachen und keiner würde mehr Zen5 kaufen wollen.

Vermutlich werden wir auch schon initial 8/10/12-Kern Derivate sehen. 6C Derivate werden eher nicht erscheinen (selbst ein Ryzen 7400 oder 9500F haben noch 6C). Dass Zen 5 verprügelt wird, daran kannst du ja nichts ändern, Opfer des eigenen Erfolges ;) Zen 2 war auch viel besser als Zen 1(+). Ein 3600er hat einen 1800X und 2700X locker überrundet.

Ich stelle mir das Lineup in etwa so vor:
- X600X = 8C
- X700X = 10C
- X800X = 12C
- X900X = 18...20C
- X950X = 24C

Dazu noch die X3D Varianten, welche aber vermutlich wieder etwas später erscheinen werden. Cool wäre aber schon, wenn die gleich zu Anfang erhältlich wären. Die meisten DIY Käufer und Gamer werden auf die X3D SKUs warten wollen.
Bei Zen 5 lagen +3 Monate zwischen initialem Release und dem 9800X3D. Bei Zen 4 waren es noch +7 Monate und bei Zen 3 ganze +15 Monate.

[HOT]

Man sollte auch beachten, dass wie bei Zen3 sicherlich die 1-CCD-Varianten um Markt bleiben werden von der Ryzen 9k-Serie. AMD hat ja erst neue F-Modelle vorgestellt, so kann die 7k-Serie langsam wirklich auslaufen. Selbst wenn man keine Zen6 kleiner 300$ anbieten würde hätte man ja auch darunter weiterhin Produkte. Vielleicht bekommen die dann sogar nen anderen Namen, wenn Zen6 dann Ryzen Rx 500-Serie wäre, könnte man Zen5 dann als Ryzen R3 bis R5 300-Serie bringen, damit OEMs das akzeptieren.

Der Kostentreiber werden mMn nicht das Packaging und die Silicon Bridge sein sondern das 155mm² große N3-IOD, das ist schon heftig, billiger wirds erst, wenn man mit N3C arbeiten kann, das dürfte aber erst Ende 2027 soweit sein.

Damit könnte das Lineup dann eher so aussehen:

Ryzen R9 595X -> 24C Zen6 (1000$)
Ryzen R7 580X -> 12C Zen6 (500$)
Ryzen R7 570(f) -> 8C Zen6 (300$)
Ryzen R5 360 -> 8C Zen5 (200-250$)
Ryzen R3 340f/350 -> 6C Zen5 (120-160$)

plus Zwischenprodukte.

[mczak]

Der Kostentreiber werden mMn nicht das Packaging und die Silicon Bridge sein sondern das 155mm² große N3-IOD, das ist schon heftig, billiger wirds erst, wenn man mit N3C arbeiten kann, das dürfte aber erst Ende 2027 soweit sein.

Habe ich was verpasst, wieso soll der denn so riesig werden?

[basix]

Irgendwo in einem MLID Video taucht die Zahl 155 beim IOD auf.

Ich glaube aber auch nicht, dass das so gross sein soll. Ich würde <100mm2 erwarten.

[amdfanuwe]

Bin mal auf das Geschrei gespannt, wenn der 12C ZEN6 in Games langsamer ist als der 9800X3D.
Ansonsten denke ich, dass der ZEN6 mit 24,20,12 und 10 Core das Produktportfolio nach oben erweitert mit entsprechenden Preisen und es bei 16,8 und 6 Core bei Zen5 bleibt. Eventuell als Refresh mit neuem I/O um die neuen Features zu unterstützen ( AI, iGPU, höherer RAM Takt, LP Cores...).
Mag auch sein, dass man nur den 9800X3D weiterlaufen lässt. Strix/Krakan Point könnten ja auch mal in den Desktop wandern und günstige Systeme bis 12 Core ermöglichen.

Da besteht gar kein Bedarf ZEN6 als 8 Core anzubieten. Entweder braucht man Leistung und bezahlt diese oder man deckt sich mit älterem günstigerem ein.

[y33H@]

Ist doch zu erwarten, dass Zen6 12C in Spielen langsamer sein wird als Zen5 8C X3D - alles andere wäre eine ziemliche Überraschung. Was ich wiederum erwarte sind Zen6 auch mit 6C oder 8C, einfach weil so Anreiz geschaffen wird.

[dildo4u]

Hängt doch massiv davon ab ob AMD endlich schneller RAM Unterstützt und du zahlst immer noch 50% Aufpreis für 25% Leistung der 9800x3D hat ein massives Premium.

9700x 280€ vs 9800x3D 450€

[MSABK]

Es wird doch bestimmt ein Zen6 3D kommen oder?

[dildo4u]

Vermutlich verzögert was bisher der Fall.

[OgrEGT]

Ist doch zu erwarten, dass Zen6 12C in Spielen langsamer sein wird als Zen5 8C X3D - alles andere wäre eine ziemliche Überraschung. Was ich wiederum erwarte sind Zen6 auch mit 6C oder 8C, einfach weil so Anreiz geschaffen wird.
Ob der 12C Zen6 durch die Bank langsamer sein wird bleibt abzuwarten... ggf. ziehen Spiele welche viele Kerne auslasten können einen größeren Nutzen aus 12C + x%IPC als Spiele Nutzen aus dem größeren Cache ziehen aber nur wenige Kerne auslasten können... Da es sicherlich noch einen 12CX3D Zen6 geben wird, macht es doch Sinn darauf zu warten... dann kann man Nutzen aus beidem ziehen...

[robbitop]

Ist doch zu erwarten, dass Zen6 12C in Spielen langsamer sein wird als Zen5 8C X3D - alles andere wäre eine ziemliche Überraschung. Was ich wiederum erwarte sind Zen6 auch mit 6C oder 8C, einfach weil so Anreiz geschaffen wird.
Denke ich auch. Der last Gen X3D war bis dato immer schneller als der next gen nonX3D. Wer dann noch überrascht sein wird, der wird wahrscheinlich von sehr vielen Sachen im Leben überrascht. ^^

Und mehr Cores als 8 bringen ohnehin nur eingeschränkte Vorteile in Games.

[Badesalz]

ggf. ziehen Spiele welche viele Kerne auslasten können einen größeren Nutzen aus 12C + x%IPC als Spiele Nutzen aus dem größeren Cache ziehen Das würde mich überraschen :smile:

Allgemein ist der Aspekt aber imho sinnlos. Wenn es mehrere X3D gibt... Welche Konsumentenschicht wird bitte recherchieren, ob sie lieber mehr Kerne oder weniger Kerne und X3D holt?? Die Zocker werden den zum Budget passenden X3D wählen. Und das wars.

[Der_Korken]

Ist doch zu erwarten, dass Zen6 12C in Spielen langsamer sein wird als Zen5 8C X3D - alles andere wäre eine ziemliche Überraschung. Was ich wiederum erwarte sind Zen6 auch mit 6C oder 8C, einfach weil so Anreiz geschaffen wird.

In diesem Fall würde ich das tatsächlich nicht ausschließen, dass der 9800X3D eingeholt wird, sofern der 12C wirklich 48MB L3 hat und der neue IOD die Latenzen tatsächlich verbessert. Das wären zwei Sachen, die Zen 5 gegenüber dem Vorgänger nicht hatte und Zen 4 eigentlich auch nicht.

[latiose88]

Ich rechne damit das Zen 6 bei den idle und geringer Last endlich weniger Strom ziehen wird. Alles andere würde mich doch arg wundern.
Und sicher wird auch sein der wo alle Kerne beim 12 Kerner voll auslasten kann aber einen 16 kerner nicht ganz voll wird mit dem 12 Kerner wohl gut unterwegs sein.
Ich rechne bei multicore also das Zen 6 12 Kerner bei optimaler Last schneller als ein 16 Kerner Zen 5 sein wird. Ansonsten würde es ja keinen Fortschritt mehr geben was ich arg bezweifle . Also je nach dem wird es schon spannend werden. Und mal sehen wie AMD den Rest machen wird. Denke mal das AMD zu Anfang nicht über die nötige Kapazität hat alle Genres also Low ,mittel,high und ultra Bereich abzudecken. Damit meine ich die Verkaufsklasse der CPUs .ultra wird bestimmt die 24,20 usw Kerner sein. Wer also schon weiß wie viel ,kann sich also schon mal drauf einstellen.

Beim zocken wird es sich auch noch zeigen wohin die Reise gehen wird . Bei non x3d wird also klar der neue 12 kerner den 8 Kerner schlagen können .

[M4xw0lf]

Wer weiß wie viele Handbremsen abseits der CPU-Tile gelöst werden. Zen 5 (non-X3D) wurde ab Launch ja teilweise ausgelacht weil selbst gegenüber Zen 4 non-X3D kaum Mehrleistung ankam. Erst Zen 5 X3D konnte das Potential dann heben. Wenn Zen 6 vom Start weg weniger speicherlimitiert daherkommt, dann könnte der Vergleich gegenüber Zen 5 X3D positiver ausfallen als bei den letzten zwei Generationen.

[robbitop]

Wobei Zen5x3d taktnormiert jetzt auch nicht wesentlich schneller ist als Zen4x3d.
Aber ja ggf werden in der uArch auch ein paar Potentiale gehoben. Das hat AMD ja angedeutet.

[basix]

Bin mal auf das Geschrei gespannt, wenn der 12C ZEN6 in Games langsamer ist als der 9800X3D.

Welches Geschrei? Oder gab es das, weil ein 9700X nicht schneller als ein 7800X3D war?

Ausserdem stehen die Chancen nicht so schlecht, dass ein Zen 6 non-X3D den 9800X3D übertreffen kann. Folgendes ist momentan für Zen 6 im Gespräch:
- 1.1...1.15x IPC (ob das bei Gaming durchschlagen wird, werden wir sehen)
- ~6.5 GHz -> 1.15x Takt
- 48 MByte L3$ anstatt 32 MByte -> erhöhte Gaming IPC
- Geringere Speicherlatenz (welche insbesondere Non-X3D hilft)

Im CB Index fehlen 1.28x zwischen 9700X und 9800X3D. Das liegt mMn definitiv in Schlagweite ;)

[robbitop]

IMO: nie wieder eine CPU ohne X3D (bzw Äquivalent sofern das andere auch mal machen). In Spielen wo der LLC von regulären CPUs schlechte hitraten erzeugt und dann ständig auf den Ram gewartet werden muss haben diese CPUs „freie Fahrt“. Einfach immer Leistung und nicht unter bestimmten Bedingungen. Herrlich. Das liebe ich selbst an meinem 5800x3d.

[latiose88]

Also ich hoffe das auch. Ich habe bei aktuell Intel sogar noch ein Leistungs plus gehabt . Zwischen Zen 4 und Zen 5 beides non x3d habe ich kein plus gehabt. Also steckt bei AMDs CPUs noch ein paar Leistungs Reserven die noch nicht zum Vorschein gekommen sind und damit hat AMD durchaus noch Potenzial.
Ich habe die Ergebnisse Freundlicher und netter User zu verdanken weil sonst machen sowas ja nur die Magazine aber speziell für mich ist ja dann was anderes. Naja ob AMD noch was raus holen kann das sehen wir ja dann noch .

[M4xw0lf]

IMO: nie wieder eine CPU ohne X3D (bzw Äquivalent sofern das andere auch mal machen). In Spielen wo der LLC von regulären CPUs schlechte hitraten erzeugt und dann ständig auf den Ram gewartet werden muss haben diese CPUs „freie Fahrt“. Einfach immer Leistung und nicht unter bestimmten Bedingungen. Herrlich. Das liebe ich selbst an meinem 5800x3d.

Seit dem 5800X3D ist das Motto: ohne cache kein cash :uup:

[w0mbat]

Auch Strix Halo wird schon bei SPIL gepackaged. Ist aber fast gleich wie InFO. Für Zen 6 EPYC kommt CoWoS-L oder SPIL FOEB in Frage.

Ich spekuliere in meinen Videos aber niemals auf Basis von Infos oder Leaks. Ich gehe immer nur von dem aus, was wir haben und was dadurch am wahrscheinlichsten ist. Ich will kein leak channel werden.

Die von MLID genannten Varianten sind aber auch alle noch „sea of wires“ inklusive RDL.

[bbott]

Welches Geschrei? Oder gab es das, weil ein 9700X nicht schneller als ein 7800X3D war?

Ausserdem stehen die Chancen nicht so schlecht, dass ein Zen 6 non-X3D den 9800X3D übertreffen kann. Folgendes ist momentan für Zen 6 im Gespräch:
- 1.1...1.15x IPC (ob das bei Gaming durchschlagen wird, werden wir sehen)
- ~6.5 GHz -> 1.15x Takt
- 48 MByte L3$ anstatt 32 MByte -> erhöhte Gaming IPC
- Geringere Speicherlatenz (welche insbesondere Non-X3D hilft)

Im CB Index fehlen 1.28x zwischen 9700X und 9800X3D. Das liegt mMn definitiv in Schlagweite ;)
Das ist zu Optimistisch, die beiden letzten Punkte sind in Punkt eins berücksichtigt.

EDIT :
Außerdem ist die Core to Core Latenz schlechter (8 auf 12 Kerne)...

[robbitop]

Und ob es wirklich so viel Takt wird…?

[latiose88]

Die Core to Core Latenz wird bei Anwendung besser sein weil von 1 auf 2 chiplet steigt die Latenz ja eh an. Und montolisch ist die Leistung ja eh besser. Zu Anfang war ja Zen 5 die Core 2 core Leistung Sau schlecht . Es kann also mit Zen 6 nur besser werden.
Wobei ich gelesen habe die wo alle Kerne auch die mehr Kerner voll auslasten sind keine kritischen Latenz empfindliche Software. Es wird spannend ob sich durch das was bessern wird. Mal sehen .

[iamthebear]

- 1.1...1.15x IPC (ob das bei Gaming durchschlagen wird, werden wir sehen)

Davon werden bei der non X3D Variante maximal 5% ankommen. Hat man ja gut bei Zen 5 non X3D gesehen. Die IPC kommt von breiteren Kernen, was bei Spielen die sowueso immer auf Daten warten (RAM oder Caches) nicht viel bringt.

- ~6.5 GHz -> 1.15x Takt

Bringt maximal 10% Gaming fps im CPU Limit

- 48 MByte L3$ anstatt 32 MByte -> erhöhte Gaming IPC

Das könnte tatsächlich etwas bringen aber dass 48MB bei Weitem nicht so stark worken wie 96MB sollte klar sein. Meine Schätzung: Ca. 10% bei aktuellen Spielen. Bei zukünftigen aber weniger. Da werden die 96MB schon knapp.

- Geringere Speicherlatenz (welche insbesondere Non-X3D hilft)

Ich denke der Effekt word etwas überschätzt. Zen 5 hatte schon die Latenzen eines monolithischen Raptor Lake und von Zen+ zu Zen 2 gab es auch keine stark gestiegenen Latenzen.

Im CB Index fehlen 1.28x zwischen 9700X und 9800X3D. Das liegt mMn definitiv in Schlagweite ;)

Es gibt ein paar Ausreißer, die anscheinend nicht im CPU Limit waren. Bei den restlichen Spielen sind wir bei 1.33x

[ChaosTM]

Seit dem 5800X3D ist das Motto: ohne cache kein cash :uup:


ja, aber man kriegt für den Cache/Cash auch deutlich mehr Leistung.
Wie viel Zen 6 außerhalb der zu erwarteten Takterhöhung drauflegen kann wird man sehen.
Ich hoffe es ist viel, weil mein 7800X3D schön langsam "alt" wird.
Und wieder mal Dank an AMD dafür, nicht alle 2 Jahre ihre Unterlagen zu wechseln.
Obwohl ich gerne an Computern herumbastle..

[robbitop]

Wo ist der 7800x3d denn zu langsam? Bei CPUs ist die Mehrleistung pro Generation im Vergleich zu einem GPU Upgrade doch extrem klein.

[latiose88]

@iamthebear
Wie sieht es bei Anwendung aus. Also ich merkte selbst bei Anwendung nicht die Steigerung die man sich erhofft hatte. Wird AMD auch bei x86 was optimieren oder sind die dafür bekannt nur mehr bei x64 zu optimieren ?
Mir ist das nur aufgefallen das trotz breiteren Kernen nicht das ankommt .also kommt drauf an bei was AMD das ganze verbreitert..

Ich hoffe doch so wie von Zen 3 auf Zen 4 weil da merkte ich noch was .

Wenn sie die Steigerung wie bei von Zen 3 auf Zen 4 machen beim Takt gewinne ich auch was dazu . Das waren dann so von 4 GHz auf 5,3 GHz kann man sagen. Das wären dann 1,3 GHz mehr Takt. Ist durchaus nicht unrealistisch . Das wären dann so um die 6,6 GHz aber naja werden wir sehen.
Das beides führt ja schon zu einem massiven Gewinn und das selbst wenn es von 16 auf 16 kernen so wäre. Bei nativen 12 kernen siegen gegen einen chiplet 16 Kerner. Sofern der Rest wirklich so wird wie erhofft.
Bis dahin werde ich allerdings einen 265kf oder sowas haben für 250 €. Damit AMD hier was bewegt ,müsste sich schon einiges tuen.
Bei mir ist der 265kf oder 265k ganze 20 % schneller als ryzen 9 7950x bzw 9950x. Dank x86.
Bin gespannt wie viel wohl AMD da zulegen wird .was wird erwartet ,etwa 30% mehr Leistung ?

[ChaosTM]

Wo ist der 7800x3d denn zu langsam? Bei CPUs ist die Mehrleistung pro Generation im Vergleich zu einem GPU Upgrade doch extrem klein.


Dass der 7800X3D zu langsam sei hat niemand gesagt.
Du hast da wohl was missverstanden.


Das -> "der Prozessor wird langsam alt" war nicht auf die Leistung bezogen, sondern dass ich was neues will.


Der 9800X3D ist zwar nett, wäre für mich aber völlig sinnlos.
Sollte Zen6 nochmals deutlich mehr drauflegen, könnte der Sinn eventuell zurück kehren.

[robbitop]

Du hast Probleme X-D
Solange schnell genug ist doch alles super? First world problems sage ich nur :D

[Nightspider]

Wo ist der 7800x3d denn zu langsam? Bei CPUs ist die

Mit Nvidias Treiberoverhead und 144Hz Monitor beispielsweise in Battlefield 6. ;)

Denke ich auch. Der last Gen X3D war bis dato immer schneller als der next gen nonX3D. Wer dann noch überrascht sein wird, der wird wahrscheinlich von sehr vielen Sachen im Leben überrascht. ^^

Nur kannst du die Situation nicht mit der Vergangenheit vergleichen.

Da muss man schon ziemlich krass ausblenden, was sich bei Zen6 ändern wird.

Wenn es stimmt, was über die Taktfrequenzen erzählt wurde, wird Zen 6 ohne V-Cache,den 9800X3D platt machen, wenn der V-Cache nicht so stark durchschlägt.

[Der_Korken]

Davon werden bei der non X3D Variante maximal 5% ankommen. Hat man ja gut bei Zen 5 non X3D gesehen. Die IPC kommt von breiteren Kernen, was bei Spielen die sowueso immer auf Daten warten (RAM oder Caches) nicht viel bringt.

Da würde ich widersprechen, denn "breiter" heißt nicht nur mehr Execution Ports, sondern auch größere Buffer, um Latenzen zu verstecken. HWUB hat seinerzeit das RAM-Scaling von Zen 4, Zen 4 X3D und Raptor Lake verglichen und der Leistungsgewinn von war Zen 4 >> Raptor Lake > Zen 4 X3D. Oder anders gesagt: Zen 4 ist bei langsamen RAM sehr schnell weggebrochen, während Raptor Lake vom Verhalten eher an Zen 4 X3D als an Zen 4 lag. Das ist durch Cache allein nicht zu erklären. Raptor Lake hat aber z.B. einen 60% größeren ROB und auch deutlich größere Load/Store-Buffer. Bei einem lange ausstehenden Load vom RAM hat Zen 4 wahrscheinlich viel früher gestalled als Raptor Lake. Mit Zen 5 hat AMD bei den genannten Metriken fast aufgeholt, allerdings ohne Auswirkungen auf die Gaming-Performance. Offensichtlich können Eigenheiten von Architekturen Spielecode sehr gut schmecken (oder eben auch nicht).

Auf die Spieleleistung von Zen 6 kann man keine Rückschlüsse ziehen, selbst wenn genauere Stats zur Architektur geleakt würden. Die Vorzeichen stehen durch 50% mehr L3 und einen neuen IOD deutlich besser als bei Zen 5. Im Gegensatz zu Zen 4 hat Zen 5 sogar in einigen Anwendungen durch den 3D-Cache profitiert, was schon für einen zu schwachen IOD spricht (und Zen 5 selbst sich somit unter Wert verkauft hat).

[Nightspider]

Davon werden bei der non X3D Variante maximal 5% ankommen. Hat man ja gut bei Zen 5 non X3D gesehen.

Mit einem total veralteten IOD,ja.

Der IOD von Zen6 macht quasi 2 Node Sprünge und bekommt bessere Packaging.

RAM Bandbreite/Latenz und CCD Bandbreite/Latenz können massiv besser werden.

[Badesalz]

@robbi
Also die Framestabi von Zen5X3D hat selbst Intels 14er übertroffen. Das war schon, grad bei Edelzockern, nahezu ein Statement ;) Das kann Zen4 so noch nicht.

@Chaos
Den meisten Spaß anschließend macht doch eh schon ewig immer eine Gen auszulassen ;)

[latiose88]

Oh cool meine Anwendung scheinen wohl nicht Latenz kritisch zu sein . Darum profitiere ich auch von den x3d garnicht. Und bei Zen 4 zu 5 scheinbar auch nicht. Ich scheine wohl was falsch zu machen .

[HOT]

Irgendwie raff ich die Diskussion nicht, wen interessiert denn ein 12C Zen6 ohne X3D? Natürlich will man doch alles haben.
Das IOD soll lt. MLID ja auch mehrere RDNA4-CUs haben und NPU. Kann schon sein, dass das Ding nicht so klein wird... ich kann zwar auch die Entscheidung dafür nicht verstehen aber ich bin auch nicht AMD... vllt wollte man mit dem IOD einfach all-in gehen um da jeglichen Zweifel im Keim zu ersticken, die Wahl von N2P in dem frühen Stadium ist ja ebenfalls extrem aggressiv für AMDs Verhältnisse.

[latiose88]

@hot die x3d richtigen sich an richtige Zocker . Ich gehöre da nicht dazu . Die non x3d CPU richtet sich nach solchen User wie mich .der extra Cache macht die CPU nur unnötig teuer und erzeugt mehr Abwärme. Da braucht man mehr stärkere Luftkühlung . Also von daher nicht immer von dir auf andere gehen. Ich profitiere als Anwender eben halt nicht vom extra Cache. Zen 5 war naja nicht wirklich so der Bringer wenn die steigende Leistung irgendwie ausbleibt . Dann kann man auch weniger dafür zahlen und auch das richtige Produkt dafür nehmen.

[mczak]

Die non x3d CPU richtet sich nach solchen User wie mich .der extra Cache macht die CPU nur unnötig teuer und erzeugt mehr Abwärme.
Das ist so nicht wirklich korrekt, der zusätzliche Cache benötigt bloss minimal Energie, das wird kompensiert durch den minimalen Performance-Gewinn in Anwendungen.
Wenn man denn dieselbe TDP konfiguriert wie beim non-x3d Modell. Und ja die ST-Leistung bleibt im Normalfall in Anwendungen trotzdem minimal hinter dem non-x3d Modell zurück wegen des etwas geringeren Maximaltakts.
Aber schon so dass abgesehen von Spielen der x3d den Aufpreis in Anwendungen (mit Ausnahme von Spezialfällen) nicht wert ist.

[Zossel]

Offensichtlich können Eigenheiten von Architekturen Spielecode sehr gut schmecken (oder eben auch nicht).

Schau dir einfach die Analysen von Chips&Cheese zum Verhalten verschiedener CPUs unter Spielen an.

https://chipsandcheese.com/p/running-gaming-workloads-through
https://chipsandcheese.com/p/skymont-in-gaming-workloads
https://chipsandcheese.com/p/hot-chips-2023-characterizing-gaming-workloads-on-zen-4

usw.

[Nightspider]

Irgendwie raff ich die Diskussion nicht, wen interessiert denn ein 12C Zen6 ohne X3D? Natürlich will man doch alles haben.

Es interessiert sehr viele ob der Unterschied von Non-V-Cache CPUs zu V-Cache CPUs kleiner wird, wenn ein viel modernerer IOD verbaut wird und Zen6 Vanilla schon 50% mehr L3 bekommt.

Zen6 wird sowieso nicht billig und die X3D CPUs werden noch teurer.

Wenn die hohen Taktraten stimmen und sowas wie DSR5_7200 ab Werk unterstützt wird, dann könnten die 8C bis 10C Zen6 CPUs ohne V-Cache schon hoch interessant für viele Gamer sein.

Games wie Battlefield 6 werden bestimmt auch von mehr als 8 Kernen profitieren.

[mczak]

Wenn die hohen Taktraten stimmen und sowas wie DSR5_7200 ab Werk unterstützt wird, dann könnten die 8C bis 10C Zen6 CPUs ohne V-Cache schon hoch interessant für viele Gamer sein.

Was heisst hier "ab Werk"? Kann mir nicht vorstellen dass für normale udimms der offiziell unterstützte Takt allzu viel höher wird. Möglicherweise nicht mal die maximal spezifizierten (nach jedec) ddr5-6400, mehr halte ich für quasi ausgeschlossen, das ist wohl einfach zu schwierig hinzubekommen (man sieht da ja wie das bloss minimal vorwärts geht mit neueren CPUs, sowohl bei intel wie auch amd, klar mit OC/OV geht immer deutlich mehr). CUDimms sind wohl offiziell (jedec) auch noch nicht höher abgesegnet (behauptet die KI), kann aber noch werden, da würde ich eigentlich schon etwas mehr erwarten, da sind ja eigentlich deutlich höhere Taktraten angedacht (bis zu ddr5-8800).

[robbitop]

Das ist so nicht wirklich korrekt, der zusätzliche Cache benötigt bloss minimal Energie, das wird kompensiert durch den minimalen Performance-Gewinn in Anwendungen.
Wenn man denn dieselbe TDP konfiguriert wie beim non-x3d Modell. Und ja die ST-Leistung bleibt im Normalfall in Anwendungen trotzdem minimal hinter dem non-x3d Modell zurück wegen des etwas geringeren Maximaltakts.
Aber schon so dass abgesehen von Spielen der x3d den Aufpreis in Anwendungen (mit Ausnahme von Spezialfällen) nicht wert ist.

@latitiose
Und darüber hinaus spart der Cache Energie weil er die hitrate erhöht. Jeder Mehr Hit im Cache erzeugt keinen Zugriff in den RAM der mehr Energie pro Datenvolumen kostet. Und das Bewegen von Daten nimmt heutzutage oft einen Löwenanteil des Energiebedarfs ein.

[robbitop]

Es interessiert sehr viele ob der Unterschied von Non-V-Cache CPUs zu V-Cache CPUs kleiner wird, wenn ein viel modernerer IOD verbaut wird und Zen6 Vanilla schon 50% mehr L3 bekommt.

Aber der X3D bekommt auch 1,5x Cache. Also statt 32->96 sind es dann 48->128.
Aber klar das Gesetz des abnehmenden Grenzertrags spielt da mit rein.

[basix]

Zen 6 non-V-Cache dürfte aus zwei Gründen näher an die V-Cache Variante heranrücken:
- 1.5x L3$ hilft beim kleineren Cache mehr (abnehmender Grenzertrag bei steigender Grösse)
- Die geringere Speicherlatenz hilft beim kleineren Cache ebenfalls mehr

Was dem etwas entgegenwirken könnte ist, wenn die V-Cache Modelle den Taktnachteil komplett eliminieren. Ein 9700X taktet mit 5.5 GHz immer noch +6% höher als der 9800X3D mit 5.2 GHz. Wenn man eine weitere Takt-Abstufung einführt (800er X3D Modell +100...200 MHz zum 700er non-X3D Modell) mit sogar evtl. noch etwas mehr Unterschied.

Alles zusammen könnte insgesamt in einem relativen Unterschied zwischen x800X3D und x700X wie bei Zen 5 resultieren. Grösser dürfte die Lücke allerdings nicht werden. Kleiner ist deutlich wahrscheinlicher.

[robbitop]

Andererseits wird der L3 wahrscheinlich auch ein bisschen langsamer werden (50% mehr Teilnehmer im CCX und 50% mehr L3 werden sicherlich nicht ohne höhere Latenz gehen). Das widerum hilft dem X3D etwas relativ zum vanilla.

[Nightspider]

Durch den doppelten Node Sprung rückt zumindest alles näher zusammen und lässt sich höher takten, das sollte den internen Latenzen schon helfen.

Der L3 wird vielleicht auch wieder dichter gepackt. Hat man bei Zen5 ja auch hinbekommen.

[robbitop]

Shrinks allein bringen eigentlich keine hohen Taktsprünge. 5 GHz und mehr hatten wir bspw schon in 65 nm zu Power6 und 32 nm bei Bulldozer.
Der kritische Pfad ist in der Regel eher designabhängig und dass der node selbst gut ist aber nicht seine Größe.

SRAM wird auch nicht mehr dichter anscheinend.

[bbott]

Der 3D Cache kann aber nicht mehr unter den Die. Soweit ich weiß. Als wieder drauf und weniger Takt, oder daneben?

[basix]

N2 steigert die SRAM Dichte schon noch ein bisschen, etwa 1.17x verglichen zu N5:
https://www.pcgameshardware.de/CPU-CPU-154106/News/N2-Prozess-TSMC-Eckdaten-Effizienz-steigt-in-einem-Bereich-1462032/
https://www.phonearena.com/news/intel-18a-process-matches-tsmcs-2nm-in-key-metric-as-foundry-battle-starts_id167902

Insbesondere auch Double Pumped SRAM soll profitieren (1.33x), interessant für Zen 6c:
https://semianalysis.com/2023/06/05/zen-4c-amds-response-to-hyperscale/

Und SRAM Blöcke bestehen ja nicht nur aus den SRAM-Zellen, sondern auch noch Kontrollogik. Diese dürfte sehr gut skalieren.

Wo AMD zusätzlich den Hebel ansetzen könnte ist der L2$. Verglichen zum L3$ ist der relativ gross. Auch hier dürfte N2 aufgrund Logic-Density mehr shrinken als reines SRAM Scaling vermuten lässt.

Der 3D Cache kann aber nicht mehr unter den Die. Soweit ich weiß. Als wieder drauf und weniger Takt, oder daneben?
Das ist nicht richtig. Der Cache kann sehr wohl wieder das untere Die sein.

[latiose88]

@robbitop
Also wenn das stimmen würde ,müsste ja die CPU richtig sparsam unterwegs sein . Stimmt so nicht ganz .

Ich hatte schon zu Zen 3 ne gute hitrate beim l3 cache gehabt und mit Zen 4 sogar noch mehr . Sogar so gut das RAM abhängigkeit sehr gering ist. Nen Takt von 4800 MHz zu 6000 MHz sind bei mir 2,5 % nur mehr Leistung . Normalerweise sind es noch mehr der Unterschied . Mehr Cache von Zen 4 auf Zen 5 brachte keine Veränderung . Wäre ich also stark abhängig würde ich da massive unterscheide haben . Der Stromverbrauch ist dennoch hoch. War bei Zen 4 (7950x ganz schön hoch) bei 9950x ebenso. Es gab also nicht mehr Stromverbrauch also 260 Watt ist ja schon ganz schön hoch . Aber von Cache bin ich dennoch kaum noch abhängig weil mehr auch nicht wirklich was bringt und beim Ram bei 100-200 MB ebenso nicht viel ist. Ganz unabhängig von RAM ist man auch nicht oder kennst du ein Programm bzw Fall wo alles im Cache der CPU ist ohne ein einziges Mal beim Ram zu laden?

[robbitop]

Das (cache spart durch reduktion von zugriffen auf den ram energie. die reduktion kommt von der größeren hitrate die wiederum von der vergrößerung des caches kommt. ramzugriffe kosten mehr energie pro bit als zugriffe auf den Cache der im gleichen die sitzt) muss man nicht anzweifeln. Das ist ein Fakt im Bereich Rechentechnik - so sehr dass man das hier als Axiom ansehen kann.

Wenn man es sinnvoll nachweisen will, müsste man auf dem gleichen Betriebspunkt (gleicher Takt, gleiche Spannung) einen x3d vs einen vanilla vermessen. Und da es deutliche Streuung beim Silizium gibt müsste da die Stichprobengröße sicherlich zweistellig sein.

Wenn man performancenormiert vergleichen würde (der x3d braucht für die gleiche Performance weniger Takt) wird die Lücke noch größer.

[latiose88]

@Robbitop
Also ich weiß es das die Leistung nicht gesteigert werden konnte. Oder kann man es erst bei mehreren gleichen CPUs mit x3d es heraus finden das es so ist mit der abhängigkeit und was sagt eine Missrate von 0,00000001 % oder was es war über das ganze aus.
Ich habe so ein toll getestet gehabt . Da brauchte die Anwendung am Ende länger aber misste durch das die Missrate aus . Das war allerdings L1 zu l2 Test gewesen . Das ist ja ein Teil von l3 kann man so sagen. Fällt die Missrate so niedrig aus ,ist die Abhängigkeit durch Cache sehr gering oder die Abhängigkeit vom Ram ebenso sehr gering oder sollte ich mir da Sorgen machen ?

[robbitop]

Naja das gilt natürlich nur für Anwendungen die beim jeweiligen Cache eine ausbaufähige hitrate haben. Außerhalb von Spielen kommt das nicht immer vor. Dann bringt mehr Cache natürlich kaum was - sowohl aus Verbrauchssicht als auch was Energieeffizienz angeht. Aber selbst wenn das der Fall ist hat der x3d keinen echten technischen Nachteil in den Anwendungen. Bei gleichem Betriebspunkt.

[Nightspider]

Shrinks allein bringen eigentlich keine hohen Taktsprünge.

Sagt ja auch keiner. Und das Thema Takt hatten wir hier ja auch schon diskutiert.

Laut MLID setzt AMD alles daran viel Takt aus Zen6 zu bekommen.

[robbitop]

Sagt ja auch keiner. Und das Thema Takt hatten wir hier ja auch schon diskutiert.

Du sagtest das
Durch den doppelten Node Sprung rückt zumindest alles näher zusammen und lässt sich höher takten, das sollte den internen Latenzen schon helfen.

[reaperrr]

Andererseits wird der L3 wahrscheinlich auch ein bisschen langsamer werden (50% mehr Teilnehmer im CCX und 50% mehr L3 werden sicherlich nicht ohne höhere Latenz gehen). Das widerum hilft dem X3D etwas relativ zum vanilla.
X3D hat doch die gleichen Latenzen, warum sollte dem das mehr helfen?

Wenn die L3-Latenz steigt, während RAM-Zugriffe durch höhere unterstützte RAM-Taktraten schneller gehen, sinkt grundsätzlich der Vorteil von L3/X3D gegenüber RAM allgemein, wovon tendenziell eher die Vanilla Modelle profitieren sollten.

Shrinks allein bringen eigentlich keine hohen Taktsprünge.
Stimmt so nicht ganz.

Zen4 hat in Sachen Pipeline-Länge etc. keine gravierenden Änderungen gegenüber Zen3 und taktet trotzdem gute 800 MHz höher.
Ein wesentlicher Teil davon dürfte durchaus der Verdienst von N5 gewesen sein.

Und Zen6 überspringt nach derzeitiger Gerüchtelage N3[P], kleinere mobile SoCs mal ausgenommen.
Da sollten im Desktop selbst ohne große zusätzliche Taktoptimierungen schon so 600-800 MHz mehr Takt als bei Zen5 drin sein.

[robbitop]

X3D hat doch die gleichen Latenzen, warum sollte dem das mehr helfen?

Wenn die L3-Latenz steigt, während RAM-Zugriffe durch höhere unterstützte RAM-Taktraten schneller gehen, sinkt grundsätzlich der Vorteil von L3/X3D gegenüber RAM allgemein, wovon tendenziell eher die Vanilla Modelle profitieren sollten.
Hm da könntest du Recht haben.

RAM Taktraten: bringt das überhaupt noch was? Bandbreite ist in Spielen kein bottleneck mehr. Und die latency scheint dadurch auch nicht mehr zu sinken.


Stimmt so nicht ganz.

Zen4 hat in Sachen Pipeline-Länge etc. keine gravierenden Änderungen gegenüber Zen3 und taktet trotzdem gute 800 MHz höher.
Ein wesentlicher Teil davon dürfte durchaus der Verdienst von N5 gewesen sein.

Und Zen6 überspringt nach derzeitiger Gerüchtelage N3[P], kleinere mobile SoCs mal ausgenommen.
Da sollten im Desktop selbst ohne große zusätzliche Taktoptimierungen schon so 600-800 MHz mehr Takt als bei Zen5 drin sein.

Ich wusste dass mit Zen 4 das offensichtliche pro Beispiel genommen wird. Ja gibt für alles auch immer mal auch ein pro Beispiel. Aber auch genug Gegenbeispiele. Wenn shrinks Frequenzen bei CPUs steigern würden sollte das aber wesentlich öfter oder immer so sein. Also statistisch relativ eindeutig. So wie es eindeutig bis in die 2000er bzw zT frühen 2010er war.

Weiterhin: Wir wissen nicht seriös was in Zen 4 geändert wurde.Manchmal bringen schon neue metal spins mehr Takt. Je nach dem was der krtisische Pfad war kann man den leicht von Zen 3 auf 4 verbessert haben. Rein in der physischen Imolementierung. Dazu muss nicht immer die uArch geändert werden. Kann man IMO daran nicht festmachen. Was wir aber über die vielen Jahre gesehen haben dass Frequenz sehr sehr oft überhaupt nicht mehr (früher war das anders) vom node abhing und es mit shrinks sogar regressionen gab.
Zen 3 steigerte zB auch ganz ohne Shrink Frequenzen. Bei Intel gab es oft Regressionen nach shrinks. Zen hatte sogar Taktregressionen ggü Bulldozer trotz deutlich modernerem Prozess.
Ivy Bridge hatte Taktregressionen ggü Sandy Bridge. Im 10 nm Prozess von Intel hat es x Iterationen gebraucht bis man Coffeelake aus dem alten 14 nm Prozess überflügelte.

Zen 6 kann trotzdem höhere Taktraten haben. Aber dass die vom shrink kommen (auch wenn es 2 sind - bzw eher 1,5 weil man ja von 4 nm kommt) sollte man sehr skeptisch sehen. Dazu kommt, dass shrinks heutzutage immer kleinere Sprünge in den jeweiligen Kennzahlen haben.

[Badesalz]

RAM Taktraten: bringt das überhaupt noch was? Bandbreite ist in Spielen kein bottleneck mehr. Und die latency scheint dadurch auch nicht mehr zu sinken.Hat sich hier bei uns nicht Lehrdo damit an seinem 9800X3D beschäftigt? :wink: Da ging noch spürbar was bei 1:1.
Zen 6 kann trotzdem höhere Taktraten haben. Aber dass die vom shrink kommen (auch wenn es 2 sind - bzw eher 1,5 weil man ja von 4 nm kommt) sollte man sehr skeptisch sehen.Du meinst, daß sie alleine vom Shrink kommen sollte man sehr skeptisch sehen? Das würde ich auch so sehen.

Am Ende ist es wie meist das Dealen mit dem Shrink UND den Änderungen die man in der Architektur für mehr Takt vornimmt UND dem Verbrauch.

Basistakt scheint diesmal 5.5 zu sein, Turbo 6. Beim X3D.
An die 7Ghz Turbo glaubt hier jemand? :smile:

[basix]

X3D hat doch die gleichen Latenzen, warum sollte dem das mehr helfen?
Die Latenz ist nicht identisch. Bei Zen 3 waren es mit V-Cache +4 cycles:
https://www.slideshare.net/slideshow/3d-vcache/251610597

Als Faustformel für Cache gilt:
+2 cycles bei einer Kapazitätsverdopplung.


Zen4 hat in Sachen Pipeline-Länge etc. keine gravierenden Änderungen gegenüber Zen3 und taktet trotzdem gute 800 MHz höher.
Ein wesentlicher Teil davon dürfte durchaus der Verdienst von N5 gewesen sein.

Und Zen6 überspringt nach derzeitiger Gerüchtelage N3[P], kleinere mobile SoCs mal ausgenommen.
Da sollten im Desktop selbst ohne große zusätzliche Taktoptimierungen schon so 600-800 MHz mehr Takt als bei Zen5 drin sein.
Der relative Performance Sprung von N7 -> N5P war kleiner als N5P -> N2(P).
- N7 -> N5P = 1.23x
- N5P -> N2(P) = 1.28x
- Nimmt man N4P von Zen 5, ist der Sprung zu N2(P) ähnlich gross

Ich denke, dass ~6.5 GHz ziemlich realistisch sind. AMDs internes Designziel soll gar 7 GHz sein. Die Frequenzziele sind aber immer sehr ambitiös gesetzt, die hat man noch bei keiner Zen Generation erreicht (Zen 4 und 5 hatten bspw. 6.0 GHz als Ziel).

"Ohne grosse zusätzliche Taktoptimierungen" sind aber das falsche Wording ;) Ohne zusätzliche Massnahmen und Optimierungen wird man niemals so hohe Frequenzen erreichen, auch wenn der Prozess sehr gut ist.

[Badesalz]

Taktziele ist PR-Bullshit. Mal für Mal für Mal.

[robbitop]

Hat sich hier bei uns nicht Lehrdo damit an seinem 9800X3D beschäftigt? :wink: Da ging noch spürbar was bei 1:1.

Er hat aber sicher auch timings getunt oder (oder we wiederum einiges bringt - aber das hat ja mit der frequenz nichts zu tun)? Oder sie so gelassen und dann den Takt erhöht was taktnormiert die Latenzen senkt. Wenn man aber nur per xmp ram mit höherem frequency rating einbaut kommen keine besseren Latenzen als vorher bei top ram raus würde ich zumindest vermuten.

[robbitop]

Der relative Performance Sprung von N7 -> N5P war kleiner als N5P -> N2(P).
- N7 -> N5P = 1.23x
- N5P -> N2(P) = 1.28x
- Nimmt man N4P von Zen 5, ist der Sprung zu N2(P) ähnlich gross


In der Vergangenheit waren die Angaben von TSMC iirc noch höher zum Performancedelta bei einem nodeshrink. Und oft kam aber kein höherer peak Takt bei der CPU raus. Trotz hohen Prozentangaben. IMO kann man da schon zumindest skeptisch sein. Wenns klappt: yay! Gut für uns alle :)

[Badesalz]

Er hat aber sicher auch timings getunt oder "Und die latency scheint dadurch auch nicht mehr zu sinken."

Doch. Kann man machen :wink: Und da empfand ich das nicht als Holzhammer-OC, da er sehr wohl auf Spannungen geachtet hat. Es ist eher das Ausklügeln der optimalen Timings für die Architektur.

Sonst allgemein find ich aber schon, daß sich da spürbar was bei minFPS tut, wenn man von 5600 bis nach 6100 zieht.

@basix
Ok. 5.7 und 6.4. Von mir aus... :tongue:

[robbitop]

Naja mir ging es aber darum dass rein höher taktende Module nichts mehr bzw wenig bringen. Wenn man die Frequenz mit OC hochschiebt ohne die Timings anzufassen verbessern sich ja auch die effektiven timings. Wenn man OC einbeziehen will müsste man jeweils ausgetunte module inkl subtimings vergleichen. Meine Vermutung richtig gute ausgetunte 6000er low CL Module werde praktisch kaum langsamer aein als ausgetunte höher taktende. In Spielen. Einfach weil der höhere Takt mit höheren timings bezahlt wird und sich beides dann grob ausgleichen sollte.

Vor ein paar Jahren hat viel RAM Takt tatsächlich noch bessere Latenzen gebracht weil der fabric und der imc Anteil der Memorylatency besser wurde. Das scheint aber jetzt im asymptotischen Bereich dieser Korrelation zu sein.

[basix]

In der Vergangenheit waren die Angaben von TSMC iirc noch höher zum Performancedelta bei einem nodeshrink. Und oft kam aber kein höherer peak Takt bei der CPU raus. Trotz hohen Prozentangaben. IMO kann man da schon zumindest skeptisch sein. Wenns klappt: yay! Gut für uns alle :)

Schon klar. Die meisten realen Designs erreichen nicht solch einen Taktsprung. Zen 4 taktet ja auch nicht 1.23x höher als Zen 3 ;)

N7 zu N4P und N4P zu N2(P) haben allerdings noch weitere Gemeinsamkeiten auf ähnlichen Niveau, welche Taktraten helfen dürfte:
- Steigerung der Energieffizienz ist faktisch identisch (~0.55x power)
- Steigerung der HD Cell Density ist faktisch identisch (~1.8x)
- Logic Density bei HP Libraries ist sogar deutlich mehr gestiegen (https://x.com/aschilling/status/1298538656362311680), das dürfte für Zen 6 sehr interessant sein

Die SRAM Density Steigerung ist leicht schlechter (1.1x Unterschied). Das dürfte den Takt aber nicht begrenzen. N2 bringt noch die Wundertüte NanoFlex mit sich. Bis jetzt haben wir nur Smartphone SoCs mit N3 FinFlex gesehen, welche deutlich tiefere Taktraten anstreben. Für Hochtakt-Designs wie Zen 6 wird sich noch zeigen, ob das zusätzlich was bringt. Ich könnte mir vorstellen, dass man das Design schon stärker optimieren kann (Mix aus HP und HD Zellen, welcher bei N5 so noch nicht möglich war).

Noch als Randnotiz:
ARM Cortex X3 im Mediatek Dimensity 9200 taktete mit 3.05 GHz (TSMC N4P). Cortex C1 Ultra in N3P im Dimensity 9500 taktet mit 4.21 GHz. Qualcomm taktete den X3 mit bis zu 3.2 GHz. Die 4.21 GHz sind also weit überhalb der 1.1...1.15x die der Sprung von N4P zu N3P hergeben würde. Vielleicht sehen wir mit Zen 6 ja sogar eine Takt-Überraschung ;) Erwarte ich jetzt nicht, da der C1 Ultra mehr Luft nach oben hatte. Sehen würde ich sowas aber trotzdem gerne ;)

[Nightspider]

Kommt halt stark auf das Spiel an. Ob da nun Dust 2 oder ein ganzer Planet in den RAM geladen wird, macht schon einen riesen Unterschied.

Star Citizen ist beispielsweise sehr RAM lastig, mehr Bandbreite bringen da mehr fps.

Ich denke, GTA6 wird in Zukunft auch so ein Beispiel sein.

Du sagtest das

Damit waren neue Designs gemeint.

[robbitop]

Schon klar. Die meisten realen Designs erreichen nicht solch einen Taktsprung. Zen 4 taktet ja auch nicht 1.23x höher als Zen 3 ;)

N7 zu N4P und N4P zu N2(P) haben allerdings noch weitere Gemeinsamkeiten auf ähnlichen Niveau, welche Taktraten helfen dürfte:
- Steigerung der Energieffizienz ist faktisch identisch (~0.55x power)
- Steigerung der HD Cell Density ist faktisch identisch (~1.8x)
- Logic Density bei HP Libraries ist sogar deutlich mehr gestiegen (https://x.com/aschilling/status/1298538656362311680), das dürfte für Zen 6 sehr interessant sein

Die SRAM Density Steigerung ist leicht schlechter (1.1x Unterschied). Das dürfte den Takt aber nicht begrenzen. N2 bringt noch die Wundertüte NanoFlex mit sich. Bis jetzt haben wir nur Smartphone SoCs mit N3 FinFlex gesehen, welche deutlich tiefere Taktraten anstreben. Für Hochtakt-Designs wie Zen 6 wird sich noch zeigen, ob das zusätzlich was bringt. Ich könnte mir vorstellen, dass man das Design schon stärker optimieren kann (Mix aus HP und HD Zellen, welcher bei N5 so noch nicht möglich war).

Noch als Randnotiz:
ARM Cortex X3 im Mediatek Dimensity 9200 taktete mit 3.05 GHz (TSMC N4P). Cortex C1 Ultra in N3P im Dimensity 9500 taktet mit 4.21 GHz. Qualcomm taktete den X3 mit bis zu 3.2 GHz. Die 4.21 GHz sind also weit überhalb der 1.1...1.15x die der Sprung von N4P zu N3P hergeben würde. Vielleicht sehen wir mit Zen 6 ja sogar eine Takt-Überraschung ;) Erwarte ich jetzt nicht, da der C1 Ultra mehr Luft nach oben hatte. Sehen würde ich sowas aber trotzdem gerne ;)
Na ich meine schon top CPU Frequenzen. Also alles über 5 GHz. Dass mobile designs mit 3-4 GHz (oder auch GPUs) noch von shrinks profitieren stimmt - da scheint es aber auch noch andere Einflüsse zu geben.

[basix]

Wie gesagt, es gibt viele Prozess-Parallelen von Zen 3 auf Zen 4/5 wie nun Zen 4/5 auf Zen 6. Deswegen kann man auch einen ähnlichen Taktsprung prognostizieren (wären ~6.5 GHz bei Zen 6). Ob das CPU-Design das dann auch hergibt, werden wir noch sehen. Es dürfte aber schon AMDs Ziel sein, dass man die Taktraten nochmals steigern kann. Auch für EPYC und Mobile APUs sind höhere Taktraten interessant. Beide laufen max. mit ~5.0 GHz bei Zen 5. Kann man die Maximaltaktraten nach oben schrauben, hat man auch bei EPYC und Mobile mehr Luft nach oben.

[latiose88]

Also mehr Takt würde ja bedeuten das man mehr Transistoren braucht um das realisieren zu können . Und mehr Takt bedeutet aber auch mehr Abwärme auf kleinere fläche .
Zudem die maximalen Taktraten erreichte Zen 5 zu keiner Zeit .ryzen 9 9950x hat theoretisch als Maximum 5,7 GHz. Das wird aber nicht Allcore erreicht weil schon bei 5,3 GHz Schluss ist.
Selbst wenn also Zen 6 da bis zu 6,5 GHz stehen würde ,wären es höchstens so um die 6 GHz an Takt. Das würde dann 700 MHz mehr Takt bedeuten was auch schon viel wäre. Allerdings ist mir aufgefallen das ab einen gewissen Takt die Ausbeute dann pro 100 MHz ganz schön gesunken ist. Es kommt also drauf an was man so nimmt als Programm. Ab einen gewissen Takt bedeutet es dann nicht automatisch so und so viel mehr Leistung. Beim Takt heißt es also abnehmender Gewinn wie bei allen anderen Bereichen auch.
Damit will ich die Freude dran nicht nehmen aber ein wenig realistisch will ich es auch sehen.
AMD könnte aber auch her gehen und den Shring auch für weniger Stromverbrauch verwenden. Oder ein Mix aus etwas mehr Takt und gleichzeitig der Reduzierung des Stromverbrauchs.
Warum weil ja der Sockel nur bis zu einer gewissen Menge an stromverbrauch Schluss wäre .
Es bleibt also spannend wie es bei Zen 6 so sein wird .
Ich glaube aber nicht das beim 12 Kerner Zen 6 es mehr als 200 Watt Verbrauch sein wird .

[Badesalz]

Meine Vermutung richtig gute ausgetunte 6000er low CL Module werde praktisch kaum langsamer aein als ausgetunte höher taktende.Ah so. Ja. Ich sehe das aber bisher eher so, pro Architektur.

Wenn Zen6 jetzt wieder hochzieht (mit allem), würde RAM wieder zurückfallen. Das sehe ich schon bisschen anders als das Trara um PCIe.
(Grakas wie Nvmes)

[basix]

Ich vermute, so ca. DDR5-7200 wird bei Zen 6 das neue DDR5-6000. Dazu die wohl generell reduzierte Latenz aufgrund Ablösung von IFOP.

Die Preise für die etwas schnellere RAM-Module müssten aber noch etwas sinken...

[x-force]

Ich vermute, so ca. DDR5-7200 wird bei Zen 6 das neue DDR5-6000.

nur, wenn der memcontroller den takt 1:1 packt oder sie zusätzliche teiler bringen.

[bbott]

Hoffentlich werden es mehr als nur 7200, bei 50% mehr Kerne wäre 9000er RAM ohne Regression notwendig, aber 8000er wäre schon super.

[basix]

nur, wenn der memcontroller den takt 1:1 packt oder sie zusätzliche teiler bringen.

Klar, für das müsste 7200 mit 1:1 gehen.

Hoffentlich werden es mehr als nur 7200, bei 50% mehr Kerne wäre 9000er RAM ohne Regression notwendig, aber 8000er wäre schon super.
Es ist fraglich, ob man so hoch oben den Teiler nicht reduzieren muss.

Wenn 8000 1:1 gehen, warum nicht. Nehme ich gerne ;)

Das 9000er Argument zählt bei Consumer Anwendungen aber nicht wirklich. Fast nichts ist bandbreitenlimitiert. Und wenn, dann wäre das 24C Modell von dem am stärksten betroffen. Alles mit Single-CCD dürfte da generell nicht limitiert sein (ausser bei ganz, ganz wenigen Spezialfällen).

[Badesalz]

Das 9000er Argument zählt bei Consumer Anwendungen aber nicht wirklich. Fast nichts ist bandbreitenlimitiert.Eben.
Findest du das auch immer so affengeil, wenn man am Ende einer vorherigen Seite sich bisschen darüber unterhält und am Anfang der nächsten steigt jemand ein als wenn es die vorherige Seite überhaupt nicht geben würde? (und natürlich davor auch ohne etwas dazu gesagt zu haben).
Solche Leute bringen mich immer an die Grenze einer Zwangspause :usweet: Als wenn Stumpfsinn etwas wäre womit man unbedingt angeben sollte.

(du bist natürlich nicht gemeint)